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1. (WO2007023551) 半導体集積回路及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/023551    国際出願番号:    PCT/JP2005/015440
国際公開日: 01.03.2007 国際出願日: 25.08.2005
IPC:
H01L 21/82 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01), H01L 27/118 (2006.01), H03K 19/00 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
TAKEUCHI, Masatsugu [JP/JP]; (JP) (米国のみ).
HASHIMOTO, Shuichi [JP/JP]; (JP) (米国のみ)
発明者: TAKEUCHI, Masatsugu; (JP).
HASHIMOTO, Shuichi; (JP)
代理人: MOIZUMI, Shuji; 3F, DK SHINAGAWA BLDG. 3-24-21 Takanawa Minato-ku, Tokyo 108-0074 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS FABRICATION METHOD
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体集積回路及びその製造方法
要約: front page image
(EN)From the design data on the entire chip of a semiconductor integrated circuit, FPGA configuration data is generated, which is loaded into the chip to perform an actual device evaluation. A partial region of the chip is thereby fixed as an ASIC target region in which specification freeze and operation confirmation have been completed. Further, by using the (mask) data on the ASIC target region, a chip is fabricated in which both an ASIC region and a FPGA region are provided. The configuration data on the FPGA region is then generated from the design data and the implementation data on the ASIC region, and the generated configuration data on the FPGA region is loaded into the fabricated chip, thereby completing the semiconductor integrated circuit.
(FR)À partir des données de conception de la puce complète d'un circuit intégré à semiconducteur, des données de configuration de circuit FPGA sont générées, lesquelles sont chargées dans la puce afin d'effectuer une évaluation réelle du composant. Une région partielle de la puce est ainsi fixée en tant que région cible de circuit ASIC dans laquelle un gel de spécification et une confirmation de fonctionnement ont été achevés. En outre, en utilisant les données de (masque) sur la région cible de circuit ASIC, une puce est fabriquée dans laquelle une région de circuit ASIC et une région de circuit FPGA sont à la fois obtenues. Les données de configuration sur la région de circuit FPGA sont ensuite générées à partir des données de conception et des données de mise en oeuvre sur la région de circuit ASIC, et les données de configuration générées sur la région de circuit FPGA sont chargées dans la puce fabriquée, ce qui achève ainsi le circuit intégré à semiconducteur.
(JA) 半導体集積回路チップ全体の設計データからFPGAコンフィギュレーションデータを生成し、このFPGAコンフィギュレーションデータを該チップにロードして実機評価することにより、該チップの一部の領域を仕様凍結及び動作確認が完了したASIC化対象領域として確定する。さらに、このASIC化対象領域の(マスク)データを用いることにより、ASIC化領域とFPGA化領域が混在したチップを製造し、該設計データと該ASIC化領域のインプリデータから該FPGA化領域のコンフィギュレーションデータを生成し、該製造したチップに、該生成されたFPGA化領域のコンフィギュレーションデータをロードすることによって半導体集積回路を完成させる。              
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)