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1. (WO2007004418) 半導体集積回路装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/004418    国際出願番号:    PCT/JP2006/312330
国際公開日: 11.01.2007 国際出願日: 20.06.2006
IPC:
H01L 21/822 (2006.01), H01L 27/04 (2006.01), H02P 6/12 (2006.01)
出願人: ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-Cho, Ukyo-Ku, Kyoto-Shi, Kyoto 6158585 (JP) (米国を除く全ての指定国).
YANAGISHIMA, Daiki [JP/JP]; (JP) (米国のみ)
発明者: YANAGISHIMA, Daiki; (JP)
代理人: SANO, Shizuo; Tenmabashi-Yachiyo Bldg. Bekkan, 2-6, Tenmabashi-Kyomachi, Chuo-Ku, Osaka-Shi, Osaka 5400032 (JP)
優先権情報:
2005-194693 04.07.2005 JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ A SEMI-CONDUCTEURS
(JA) 半導体集積回路装置
要約: front page image
(EN)In a semiconductor integrated circuit device, among a plurality of external terminals, first external terminals (VCC, U, V, W in the example in the figure) whereupon a higher voltage is applied compared with other external terminals are provided with a second external terminal (FG in the example in the figure) as other adjacent external terminal, for outputting a control pulse signal from one end of a transistor (Q1), corresponding to on and off of the transistor. Furthermore, the second external terminal is provided with excess voltage protection circuits (R1, R2, Q2, AND) for interrupting the on/off control signal so that the transistor (Q1) is constantly in an off state when the terminal voltage reaches a prescribed threshold value. Thus, destruction due to short-circuit between the adjacent external terminals can be eliminated without arranging a redundant external terminal.
(FR)La présente invention concerne un dispositif de circuit intégré à semi-conducteurs où parmi un ensemble de terminaux externes, avec des premiers terminaux externes (VCC, U, V, W dans l’exemple de la figure) sur lesquels une tension supérieure est appliquée par rapport aux autres terminaux externes fournis avec un second terminal externe (FG dans l’exemple de la figure) en tant qu’autre terminal externe adjacent, pour émettre un signal d’impulsion de commande depuis une extrémité d’un transistor (Q1), correspondant à une activation et à une désactivation du transistor. En outre, le second terminal externe est doté de circuits de protection de surtension (R1, R2, Q2, AND) destinés à interrompre le signal de commande marche/arrêt de manière à ce que le transistor (Q1) soit constamment dans un état désactivé lorsque la tension du terminal atteint une valeur de seuil prescrite. Ainsi, la destruction causée par un court-circuit entre les terminaux externes adjacents peut être éliminée sans installation d’un terminal externe redondant.
(JA) 本発明に係る半導体集積回路装置において、複数の外部端子のうち、他の外部端子と比べて高電圧が印加される第1外部端子(図の例ではVCC、U、V、W)には、それに隣接する他の外部端子として、トランジスタQ1の一端からそのオン/オフに応じた制御パルス信号の出力を行う第2外部端子(図の例ではFG)が配設されており、かつ、第2外部端子には、その端子電圧が所定の閾値に達したときにトランジスタQ1が常にオフ状態となるように、そのオン/オフ制御信号を遮断する過電圧保護回路(R1、R2、Q2、AND)が設けられている。これにより、冗長な外部端子を設置することなく、互いに隣接する外部端子間の短絡時における破壊を防止することが可能となる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)