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1. (WO2006112229) 表示制御回路及び表示システム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/112229    国際出願番号:    PCT/JP2006/305225
国際公開日: 26.10.2006 国際出願日: 16.03.2006
IPC:
G09G 5/18 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01)
出願人: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
NAKAMURA, Mika; (米国のみ).
TAOKA, Hiroki; (米国のみ)
発明者: NAKAMURA, Mika; .
TAOKA, Hiroki;
代理人: NAKAJIMA, Shiro; 6F, Yodogawa 5-Bankan 2-1, Toyosaki 3-chome, Kita-ku Osaka-shi, Osaka 5310072 (JP)
優先権情報:
2005-117898 15.04.2005 JP
発明の名称: (EN) DISPLAY CONTROL CIRCUIT AND DISPLAY SYSTEM
(FR) CIRCUIT DE COMMANDE D’AFFICHAGE ET SYSTEME D’AFFICHAGE
(JA) 表示制御回路及び表示システム
要約: front page image
(EN)In a display control circuit (11) for controlling the display of a display apparatus (12), a DMA controller (14) causes data stored in a memory (13) to be inputted to a FIFO circuit (111), which sends the data, which is held therein, to the display apparatus (12) at a rising edge of a clock (PCLK) inputted to the FIFO circuit (111). A clock mask circuit (112) sends a clock (PCLK) inputted thereto, as a display clock (PCLK'), to the display apparatus (12) while the FIFO circuit (111) is not in underflow state. On the other hand, while the FIFO circuit (111) is in underflow state, the clock mask circuit (112) masks a clock (PCLK) inputted thereto and sends a display clock (PCLK'), which has been fixed to a high level, to the display apparatus (12). In this way, even when underflow occurs in the FIFO circuit (111), there will not occur any deviation of the display position of displayed data.
(FR)L’invention concerne un circuit de commande d’affichage (11) permettant de commander l’affichage d’un appareil d’affichage (12), comportant un module de commande DMA (14) qui applique des données stockées dans une mémoire (13) à un circuit FIFO (111), lequel transmet ensuite ces données à l’appareil d’affichage (12) au niveau d’un front d’un signal d’horloge (PCLK) appliqué au circuit FIFO (111). Un circuit de masquage de signal d’horloge (112) envoie un signal d’horloge (PCLK) qu’il a reçu à l’appareil d’affichage (12) sous la forme d’un signal d’horloge d’affichage (PCLK'), si le circuit FIFO (111) n’est pas en état de dépassement de capacité négatif. Si le circuit FIFO (111) est en état de dépassement de capacité négatif, le circuit de masquage de signal d’horloge (112) masque alors le signal d’horloge (PCLK) qu’il a reçu et envoie à l’appareil d’affichage (12) un signal d’horloge d’affichage (PCLK') de niveau supérieur. De cette manière, la position d’affichage des données affichées ne sera pas décalée, même en cas de dépassement de capacité négatif du circuit FIFO (111).
(JA) 表示装置12の表示を制御する表示制御回路11において、DMAコントローラ14によってメモリ13に記憶されているデータがFIFO回路111に入力され、FIFO回路111は入力されるクロックPCLKの立ち上がりエッジで格納しているデータを表示装置12へ送出する。クロックマスク回路112はFIFO回路111がアンダーフローでない期間は入力されるクロックPCLKを表示用クロックPCLK’として表示装置12へ送出する。一方、クロックマスク回路112はFIFO回路111がアンダーフローの期間は入力されるクロックPCLKにマスクをかけ、ハイレベルに固定した表示用クロックPCLK’を表示装置12へ送出する。これによって、FIFO回路111にアンダーフローが発生しても表示データの表示位置のずれが発生しなくなる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)