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1. (WO2006106577) 半導体装置及びその制御方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/106577    国際出願番号:    PCT/JP2005/006310
国際公開日: 12.10.2006 国際出願日: 31.03.2005
IPC:
G11C 16/10 (2006.01)
出願人: SPANSION LLC [US/US]; One AMD Place, P.O.Box 3453, Sunnyvale California 940883453 (US) (米国を除く全ての指定国).
Spansion Japan Limited [JP/JP]; 6, Kogyodanchi, Monden-machi, Aizuwakamatsu-shi, Fukushima 9650845 (JP) (米国を除く全ての指定国).
YANO, Masaru [JP/JP]; (JP) (米国のみ).
ARAKAWA, Hideki [JP/JP]; (JP) (米国のみ).
SAKASHITA, Mototada [JP/JP]; (JP) (米国のみ)
発明者: YANO, Masaru; (JP).
ARAKAWA, Hideki; (JP).
SAKASHITA, Mototada; (JP)
代理人: KATAYAMA, Shuhei; Mitsui Sumitomo Marine Tepco Building 6-1, Kyobashi 1-chome, Chuo-ku, Tokyo 1040031 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR CONTROLLING SAME
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE POUR LE COMMANDER
(JA) 半導体装置及びその制御方法
要約: front page image
(EN)A semiconductor device includes a nonvolatile memory cell array; a write/read circuit for writing and reading on and from the nonvolatile memory cell array; a data input/output circuit; and a volatile memory cell array, which includes a first latch circuit connected to the write/read circuit for holding first data, and a second latch circuit connected to the data input/output circuit for holding second data. Furthermore, the semiconductor device includes an inverting circuit, which inverts the first write data corresponding to the number of bits for performing a program in the first write data, and a control circuit, which controls the second write data to be latched by the second latch circuit while the first write data is being written in the nonvolatile memory cell. The semiconductor device having a small circuit area is provided by shortening a write time.
(FR)La présente invention concerne un dispositif à semi-conducteur comprenant un réseau de cellules de mémoire non volatile, un circuit d'écriture/lecture conçu pour écrire et lire sur/à partir du réseau de cellules de mémoire non volatile, un circuit d'entrée/sortie de données, ainsi qu'un réseau de cellules de mémoire volatile comprenant un premier circuit de blocage qui est connecté au circuit d'écriture/lecture afin de maintenir des premières données et un second circuit de blocage qui est connecté au circuit d'entrée/sortie de données pour maintenir des secondes données. Le dispositif à semi-conducteur comprend également un circuit inverseur qui inverse les premières données d'écriture correspondant au nombre de bits pour exécuter un programme dans les premières données d'écriture, ainsi qu'un circuit de commande qui commande les secondes données d'écriture que le second circuit de blocage doit bloquer lorsque les premières données d'écriture sont inscrites dans les cellules de mémoire non volatile. Le dispositif à semi-conducteur présente aussi une petite surface de circuit obtenue en écourtant un temps d'écriture.
(JA) 本発明の半導体装置は、不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイに書き込みと読み出しを行う書き込み・読み出し回路と、データ入出力回路と、前記書き込み・読み出し回路に接続され第1のデータを保持する第1のラッチ回路と前記データ入出力回路に接続され第2のデータを保持する第2のラッチ回路とを含む揮発性メモリセルアレイとを含む。さらに、半導体装置は、前記第1の書き込みデータ内のプログラムを行うビット数に応じて、前記第1の書き込みデータを反転する反転回路と、前記第1の書き込みデータを前記不揮発性メモリセルに書き込み中に、前記第2の書き込みデータを前記第2のラッチ回路にラッチするよう制御する制御回路とを含む。書き込み時間を短縮して回路面積の小さい半導体装置を提供できる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)