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1. (WO2006103858) 半導体集積回路装置用研磨剤、研磨方法および半導体集積回路装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/103858    国際出願番号:    PCT/JP2006/303648
国際公開日: 05.10.2006 国際出願日: 27.02.2006
IPC:
H01L 21/304 (2006.01), B24B 37/00 (2012.01)
出願人: ASAHI GLASS COMPANY, LIMITED [JP/JP]; 12-1, Yurakucho 1-chome, Chiyoda-ku, Tokyo 1008405 (JP) (米国を除く全ての指定国).
AGC SEIMI CHEMICAL CO., LTD. [JP/JP]; 3-2-10, Chigasaki,, Chigasaki-shi,, Kanagawa2538585 (JP) (米国を除く全ての指定国).
YOSHIDA, Iori [JP/JP]; (JP) (米国のみ).
KON, Yoshinori [JP/JP]; (JP) (米国のみ)
発明者: YOSHIDA, Iori; (JP).
KON, Yoshinori; (JP)
代理人: SENMYO, Kenji; Torimoto Kogyo Bldg., 38, Kanda-Higashimatsushitacho, Chiyoda-ku, Tokyo 1010042 (JP)
優先権情報:
2005-092608 28.03.2005 JP
発明の名称: (EN) ABRASIVE FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, METHOD OF POLISHING THEREWITH AND PROCESS FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) ABRASIF POUR DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEURS, PROCEDE POUR POLIR LEDIT DISPOSITIF ET PROCEDE DE FABRICATION DUDIT DISPOSITIF
(JA) 半導体集積回路装置用研磨剤、研磨方法および半導体集積回路装置の製造方法
要約: front page image
(EN)In connection with the production of a semiconductor integrated circuit device, it is intended to provide a technology in which the dependence on pattern of polishing speed in the event of polishing a target surface of silicon dioxide material layer is reduced, in which while suppressing the polishing of depressed portions, protrudent portions can preferentially be polished, and in which high planarization of the polishing surface can be achieved with an extremely reduced polished amount. There is provided a process for producing a semiconductor integrated circuit device, comprising using an abrasive containing cerium oxide particles, a water soluble polyamine and water as an abrasive for chemical mechanical polishing for polishing of a target surface in the event that the target surface is a polishing surface of silicon dioxide material layer.
(FR)Dans la présente invention et en rapport avec la production d'un dispositif de circuit intégré à semi-conducteurs, il est prévu de fournir une technologie dans laquelle on réduit la dépendance au motif de vitesse de polissage en cas de polissage d'une surface cible d'une couche de matériau de dioxyde de silicium ; alors, tout au supprimant le polissage des parties enfoncées, des parties saillantes peuvent être polies de manière préférentielle. Une forte planarisation de la surface de polissage peut être obtenue avec une quantité de polissage extrêmement réduite. L'invention décrit également un processus pour produire un dispositif de circuit intégré à semi-conducteurs comprenant l'utilisation de particules d'oxyde de cérium contenant un abrasif, du polyamine soluble dans l'eau et de l'eau sous forme d'abrasif pour le polissage mécanique et chimique afin de polir une surface cible au cas où la surface cible soit une surface de polissage d'une couche de matériau de dioxyde de silicium.
(JA) 半導体集積回路装置の製造において、二酸化ケイ素系材料層の被研磨面を研磨する場合の研磨速度のパターン依存性が少なく、凹部の研磨を抑制しながら凸部を優先的に研磨でき、極めて少ない研磨量で被研磨面を高平坦化することが可能な技術を提供する。  半導体集積回路装置の製造において、被研磨面が二酸化ケイ素系材料層の被研磨面である場合に、被研磨面を研磨するための化学的機械的研磨用研磨剤として、酸化セリウム粒子と水溶性ポリアミンと水とを含有する研磨剤を使用する。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)