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1. (WO2006095852) 電子部品モジュール及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/095852    国際出願番号:    PCT/JP2006/304736
国際公開日: 14.09.2006 国際出願日: 10.03.2006
IPC:
H01L 25/10 (2006.01), H05K 3/46 (2006.01)
出願人: KYOCERA CORPORATION [JP/JP]; 6, Takeda Tobadono-cho, Fushimi-ku, Kyoto-shi, Kyoto 6128501 (JP) (米国を除く全ての指定国).
KYOCERA KINSEKI CORPORATION [JP/JP]; 8-1, Izumihoncho 1-chome, Komae-shi, Tokyo 2018648 (JP) (米国を除く全ての指定国).
HATANAKA, Hidefumi [JP/JP]; (JP) (米国のみ).
ADACHI, Tsutomu [JP/JP]; (JP) (米国のみ).
YOKOTE, Youichi [JP/JP]; (JP) (米国のみ).
IMASHIOYA, Miho [JP/JP]; (JP) (米国のみ).
TANIGUCHI, Tomohiko [JP/JP]; (JP) (米国のみ)
発明者: HATANAKA, Hidefumi; (JP).
ADACHI, Tsutomu; (JP).
YOKOTE, Youichi; (JP).
IMASHIOYA, Miho; (JP).
TANIGUCHI, Tomohiko; (JP)
代理人: INAOKA, Kosaku; c/o AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS, Sun Mullion NBF Tower, 21st Floor 6-12, Minamihommachi 2-chome Chuo-ku, Osaka-shi, Osaka 5410054 (JP)
優先権情報:
2005-067714 10.03.2005 JP
発明の名称: (EN) ELECTRONIC COMPONENT MODULE AND METHOD FOR MANUFACTURING SAME
(FR) MODULE DE COMPOSANTS ELECTRONIQUES ET SON PROCEDE DE FABRICATION
(JA) 電子部品モジュール及びその製造方法
要約: front page image
(EN)A wiring board (1) provided with a cavity (2) in the upper surface is prepared, and a first semiconductor device (10) is placed in the cavity (2) while mounting a second semiconductor device (11) on the upper surface side of the wiring board (1) so that the second semiconductor device (11) covers the first semiconductor device (10). There is formed a gap (8) having a certain distance G between the lower surface of the second semiconductor device (11) and the upper surface of the wiring board (1). By applying a resin paste to the upper surface of the wiring board (1) and flowing the resin paste into the cavity (2) through the gap (8), the first semiconductor device and the second semiconductor device can be integrally coated with a resin material (4).
(FR)L'invention concerne une carte de câblage (1) qui est préparée, dotée d'une cavité (2) sur la surface supérieure ainsi qu'un premier composant à semiconducteur (10) qui est placé dans la cavité (2) tout en montant un second composant à semiconducteur (11) sur le côté de surface supérieure de la carte de câblage (1) de sorte que le second composant à semiconducteur (11) couvre le premier composant à semiconducteur (10). Il est formé un intervalle (8) présentant une certaine distance (G) entre la surface inférieure du second composant à semiconducteur (11) et la surface supérieure de la carte de câblage (1). En appliquant une pâte de résine sur la surface supérieure de la carte de câblage (1) et en faisant s'écouler la pâte de résine dans la cavité (2) au travers de l'intervalle (8), le premier composant à semiconducteur et le second composant à semiconducteur peuvent être intégralement recouverts d'un matériau de résine (4).
(JA) 上面側にキャビティ2を設けた配線基板1を容易し、第1の半導体素子10をキャビティ2内に収容するとともに、第2の半導体素子11を第1の半導体素子10に被さるように配線基板1の上面側に搭載する。前記第2の半導体素子11の下面と、前記配線基板1の上面とに所定の間隔Gを有する隙間8が形成されている。配線基板1の上面に樹脂ペーストを塗布し、前記樹脂ペーストを前記隙間8から前記キャビティ2内に流入させることにより、前記第1の半導体素子及び第2の半導体素子を樹脂材4で一括的に被覆することができる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)