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1. (WO2006077650) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/077650    国際出願番号:    PCT/JP2005/000875
国際公開日: 27.07.2006 国際出願日: 24.01.2005
予備審査請求日:    07.11.2006    
IPC:
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/792 (2006.01)
出願人: SPANSION LLC [US/US]; One AMD Place P.O. Box 3453 Sunnyvale, CA 940883453 (US) (米国を除く全ての指定国).
Spansion Japan Limited [JP/JP]; 6, Kogyodanchi Monden-machi, Aizuwakamatsu-shi Fukushima 9650845 (JP) (米国を除く全ての指定国).
KOUKETSU, Hiroaki [JP/JP]; (JP) (米国のみ).
HOSAKA, Masaya [JP/JP]; (JP) (米国のみ)
発明者: KOUKETSU, Hiroaki; (JP).
HOSAKA, Masaya; (JP)
代理人: KATAYAMA, Shuhei; Mitsui Sumitomo Marine Tepco Building 6-1, Kyobashi 1-chome Chuo-ku, Tokyo 1040031 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET PROCEDE POUR LE FABRIQUER
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)A semiconductor device is provided with a semiconductor substrate (200); ONO films (210, 212, 216) formed on the semiconductor substrate; a control gate (280) on the ONO films; first low resistance layers (250); and second low resistance layers (252) which are brought into contact with the first low resistance layers and are consecutively formed in a current flowing direction. The second low resistance layers have a smaller sheet resistance than that of the first low resistance layers. Thus, the semiconductor device wherein resistance of a bit line is prevented from becoming high, a memory cell can be microminiaturized, and the peripheral circuit manufacturing process is easy, and a method for manufacturing such semiconductor device are provided.
(FR)La présente invention concerne un dispositif semi-conducteur équipé d’un substrat semi-conducteur (200) ; de films ONO (210, 212, 216) formés sur le substrat semi-conducteur ; d’une grille de commande (280) sur les films ONO ; de premières couches à faible résistance (250) ; et de secondes couches à faible résistance (252) qui sont mises en contact avec les premières couches de faible résistance et sont consécutivement formées dans un sens de circulation de courant. Lesdites secondes couches ont une résistance de couche plus petite que celle desdites premières couches. Ainsi, le dispositif semi-conducteur dans lequel la résistance d’une ligne de bits ne peut pas devenir élevée, une cellule de mémoire peut être microminiaturisée et le procédé de fabrication d’un circuit périphérique, ainsi qu’un procédé pour fabriquer un tel dispositif semi-conducteur, sont proposés.
(JA) 半導体基板(200)と、半導体基板上に形成されたONO膜(210、212、216)と、ONO膜上のコントロールゲート(280)と、第1の低抵抗層(250)と、第1の低抵抗層に接しかつ電流の流れる方向に連続して形成された第2の低抵抗層(252)を有し、第2の低抵抗層は第1の低抵抗層より小さなシート抵抗を有する。これにより、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能であり、かつ周辺回路の製造工程の容易な半導体装置とその製造方法を提供することができる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)