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1. (WO2006043323) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/043323 国際出願番号: PCT/JP2004/015532
国際公開日: 27.04.2006 国際出願日: 20.10.2004
IPC:
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/786 (2006.01) ,H01L 21/20 (2006.01) ,H01L 21/265 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
20
基板上への半導体材料の析出,例.エピタキシャル成長
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
26
波または粒子の輻射線の照射
263
高エネルギーの輻射線を有するもの
265
イオン注入法
出願人:
富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
蛯子 芳樹 EBIKO, Yoshiki [JP/JP]; JP (UsOnly)
鈴木 邦広 SUZUKI, Kunihiro [JP/JP]; JP (UsOnly)
竹内 文代 TAKEUCHI, Fumiyo [JP/JP]; JP (UsOnly)
発明者:
蛯子 芳樹 EBIKO, Yoshiki; JP
鈴木 邦広 SUZUKI, Kunihiro; JP
竹内 文代 TAKEUCHI, Fumiyo; JP
代理人:
國分 孝悦 KOKUBUN, Takayoshi; 〒1700013 東京都豊島区東池袋1丁目17番8号 池袋TGホーメストビル5階 Tokyo 5th Floor, Ikebukuro TG Homest Building, 17-8, Higashi-Ikebukuro 1-chome, Toshima-ku, Tokyo 1700013, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
(FR) COMPOSANT A SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
(JA) 半導体装置及びその製造方法
要約:
(EN) An Si transistor has a structure wherein a channel layer (5) is formed by laminating a phosphorus-doped lower layer (5a) and a non-doped upper layer (5b), a Ge-implanted layer (4) including germanium, which is an impurity that makes a substance amorphous, is formed from the upper layer (5b) into the lower layer (5a), and a source/drain (8) is provided in the channel layer (5), being separated from a lowermost side (4a) of the Ge-implanted layer (4a). With such structure, unnecessary impurity diffusion is not generated at the time of impurity activation, short channel effects can be suppressed, increase of threshold voltage can be suppressed and a high mobility is ensured. The highly reliable Si transistor that meets requirements of further miniaturization and size reduction is provided.
(FR) L'invention se rapporte à un transistor en Si qui présente une structure dans laquelle une couche de canal (5) est formée en stratifiant une couche inférieure dopée avec du phosphore (5a) et une couche supérieure non dopée (5b), une couche implantée avec du Ge (4) contenant du germanium, qui est une impureté qui rend une substance amorphe, est formée depuis la couche supérieure (5b) dans la couche inférieure (5a), et un circuit drain-source (8) est fourni dans la couche de canal (5), séparé du côté le plus bas (4a) de la couche implantée avec du Ge (4a). Grâce à une telle structure, on ne génère aucune diffusion inutile d'impuretés au moment de l'activation des impuretés, on peut supprimer les effets d'un canal court, on peut supprimer l'augmentation de la tension de seuil et on garantit une mobilité élevée. On fournit un transistor en Si, très fiable, qui satisfait aux exigences d'une miniaturisation et d'une réduction de taille supplémentaires.
(JA)  Siトランジスタの主要構成は、リンドープの下層(5a)とノンドープの上層(5b)とが積層してなるチャネル層(5)を有し、上層(5b)から下層(5a)内まで非晶質化不純物であるゲルマニウムを含有してなるGe注入層(4)が形成されており、このチャネル層(5)内にGe注入層(4)の最下面(4a)と離間するようにソース/ドレイン(8)を有する構造である。この構成により、不純物活性化の際における不純物の不要な拡散を生ぜしめることなく、ショートチャネル効果を抑止するとともに閾値電圧の増加を抑えて高い移動度を確保することを可能とし、更なる微細化・小型化の要請に応える信頼性の高いSiトランジスタが実現する。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)