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1. (WO2006041059) 試験装置、試験方法、および電子デバイス
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/041059 国際出願番号: PCT/JP2005/018700
国際公開日: 20.04.2006 国際出願日: 11.10.2005
IPC:
G01R 31/28 (2006.01) ,H01L 27/04 (2006.01) ,H01L 21/8238 (2006.01)
G 物理学
01
測定;試験
R
電気的変量の測定;磁気的変量の測定
31
電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28
電子回路の試験,例.シグナルトレーサーによるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8238
相補型電界効果トランジスタ,例.CMOS
出願人:
株式会社アドバンテスト ADVANTEST CORPORATION [JP/JP]; 〒1790071 東京都練馬区旭町1丁目32番1号 Tokyo 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071, JP (AllExceptUS)
古川 靖夫 FURUKAWA, Yasuo [JP/JP]; JP (UsOnly)
発明者:
古川 靖夫 FURUKAWA, Yasuo; JP
代理人:
龍華 明裕 RYUKA, Akihiro; 〒1600022 東京都新宿区新宿1丁目24番12号 東信ビル6階 Tokyo 5F, Shinjuku Square Tower 22-1, Nishi-Shinjuku 6-chome Shinjuku-ku, Tokyo 163-1105, JP
優先権情報:
2004-29825912.10.2004JP
発明の名称: (EN) TEST DEVICE, TEST METHOD, AND ELECTRONIC DEVICE
(FR) DISPOSITIF DE TEST, METHODE DE TEST ET DISPOSITIF ELECTRONIQUE
(JA) 試験装置、試験方法、および電子デバイス
要約:
(EN) A test device tests a switching speed of a circuit including a logical element at a pre-stage and a logical element at a post-stage for inputting the output signal of the pre-stage logical element. The post-stage logical element includes a post-stage FET for inputting an output signal to a gate terminal and outputting different levels of voltage when the voltage of the output signal is greater or smaller than a threshold voltage. The test device includes: a threshold voltage setting unit for setting a substrate voltage of the post-stage FET to a value different from the substrate voltage during normal operation of the circuit so as to set a threshold voltage different from that of the normal operation at the post-stage FET; a delay time measuring unit for measuring a delay time of the circuit where a threshold value different from that of the normal operation is set; a failure detection unit for detecting failure of the switching speed of the circuit according to the delay time.
(FR) L'invention concerne un dispositif de test qui teste une vitesse de commutation d'un circuit comprenant un élément logique en un pré-étage et un élément logique en un post-étage pour introduire le signal de sortie de l'élément logique de pré-étage. L'élément logique de post-étage comprend un FET de post-étage pour introduire à une borne de grille un signal de sortie et sortir différents niveaux de tension lorsque la tension du signal de sortie est inférieure ou supérieure à une tension de seuil. Le dispositif de test comprend: une unité de réglage de tension de seuil pour régler une tension de substrat du FET de post-étage à une valeur différente de la tension de substrat pendant le fonctionnement normal du circuit, de façon à régler une tension de seuil différente de celle du fonctionnement normal au FET de post-étage; une unité de mesure de retard pour mesurer un retard du circuit lorsqu'une valeur de seuil différente de celle du fonctionnement normal est réglée; une unité de détection d'erreur pour détecter, en fonction du retard, une erreur de vitesse de commutation du circuit.
(JA)  前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験装置であって、後段の論理素子は、出力信号をゲート端子に入力し、出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のFETを有するものであり、後段のFETのサブストレート電圧を、回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、後段のFETに通常動作時と異なるしきい値電圧を設定するしきい値電圧設定部と、通常動作時と異なるしきい値電圧が設定された回路の遅延時間を測定する遅延時間測定部と、遅延時間に基づいて回路のスイッチング速度の不良を検出する不良検出部とを備える試験装置を提供する。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JPWO2006041059US20060076973US20060114015JP4644205DE112005002538