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1. (WO2006038258) データプロセッサ
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/038258 国際出願番号: PCT/JP2004/014353
国際公開日: 13.04.2006 国際出願日: 30.09.2004
予備審査請求日: 01.10.2004
IPC:
G06F 12/08 (2006.01) ,G06F 12/10 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
12
メモリ・システムまたはアーキテクチャ内でのアクセシング,アドレシングまたはアロケーティング(情報記憶一般G11)
02
アドレシングまたはアロケーション;リロケーション
08
階層構造のメモリ・システム,例.仮想メモリ・システム,におけるもの
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
12
メモリ・システムまたはアーキテクチャ内でのアクセシング,アドレシングまたはアロケーティング(情報記憶一般G11)
02
アドレシングまたはアロケーション;リロケーション
08
階層構造のメモリ・システム,例.仮想メモリ・システム,におけるもの
10
アドレス変換
出願人:
株式会社ルネサステクノロジ RENESAS TECHNOLOGY CORP. [JP/JP]; 〒1006334 東京都千代田区丸の内二丁目4番1号 Tokyo 4-1, Marunouchi 2-chome Chiyodaku, Tokyo 1006334, JP (AllExceptUS)
伊藤 雅之 ITO, Masayuki [JP/JP]; JP (UsOnly)
発明者:
伊藤 雅之 ITO, Masayuki; JP
代理人:
玉村 静世 TAMAMURA, Shizuyo; 〒1020083 東京都千代田区麹町5丁目7番地 秀和紀尾井町TBRビル813号 Tokyo Room 901, Yamashiro Building 1, Kanda, Ogawamachi 1-chome Chiyoda-ku, Tokyo 101-0052, JP
優先権情報:
発明の名称: (EN) DATA PROCESSOR
(FR) PROCESSEUR DE DONNEES
(JA) データプロセッサ
要約:
(EN) A set associative cache memory (21) includes ways the number of which is equal to the number of entries of a TLB. Each way in the set associative cache memory (21) has, in a data part (DAT), a storage capacity corresponding to a page size that is a unit of address conversion by the TLB and does not have any tag memory or tag as an address part. The TLB entries (ETY0-ETY7) are associated with the respective ways (WAY0-WAY7) of the cache memory, and only the data of an area mapped to a physical address defined by a TLB address conversion pair can be cached in the corresponding way. A TLB hit signal obtained by a logical product of a comparisonresult of a TLB virtual page address and the effective bits of the TLB is used to select an operation of the cache data array only for one way. The cache effective bits of the operation-selected way are used as a cache hit signal.
(FR) Mémoire cache associative fixée (21) comprenant des blocs dont le nombre est égal au nombre d’entrées d’un TLB. Chaque bloc dans la mémoire cache associative fixée (21) a, dans une partie de données (DAT), une capacité de stockage correspondant à une taille de page qui est une unité de conversion d’adresse par le TLB et n’a aucune mémoire d’étiquettes ou d’étiquette en tant que partie d’adresse. Les entrées de TLB (ETY0-ETY7) sont associées aux blocs respectifs (WAY0-WAY7) de la mémoire cache, et seules les données d’une zone mise en corrélation avec une adresse physique définie par une paire de conversions d’adresse de TLB peuvent être cachées dans le bloc correspondant. Un signal de réussite de TLB obtenu par un produit logique d’un résultat de comparaison d’une adresse de page virtuelle de TLB et des bits effectifs du TLB est utilisé pour sélectionner une opération de l’ensemble de données de cache seulement pour un bloc. Les bits effectifs de cache du bloc sélectionné pour l'opération sont utilisés en tant que signal de réussite de cache.
(JA)  TLBのエントリ数分のウェイを持つセットアソシアティブキャッシュメモリ(21)における各ウェイはTLBによるアドレス変換単位であるページサイズに対応する記憶容量をデータ部(DAT)に有し、アドレス部としてタグメモリ若しくはタグを持たない。TLBの各エントリ(ETY0~ETY7)とキャッシュメモリの各ウェイ(WAY0~WAY7)を1対1対応させ、TLBのアドレス変換対で規定される物理アドレスにマッピングされる領域のデータのみを対応するウェイにキャッシング可能とする。TLBの仮想ページアドレスの比較結果とTLBの有効ビットとの論理積によって得られるTLBヒット信号によってキャッシュデータアレイの動作を1ウェイのみ選択する。動作選択されたウェイのキャッシュ有効ビットをキャッシュヒット信号として利用する。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20080114940