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1. (WO2006035664) 半導体発光素子、その製造方法及びその実装方法、並びに発光装置
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/035664 国際出願番号: PCT/JP2005/017467
国際公開日: 06.04.2006 国際出願日: 22.09.2005
IPC:
H01L 33/26 (2010.01) ,H01L 33/38 (2010.01) ,H01L 33/58 (2010.01) ,H01L 33/60 (2010.01) ,H01L 33/62 (2010.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
33
光の放出に特に適用される少なくとも1つの電位障壁または表面障壁を有する半導体装置;それらの装置またはその部品の製造,あるいは処理に特に適用される方法または装置;それらの装置の細部
02
半導体素子本体に特徴のあるもの
26
発光領域の材料
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
33
光の放出に特に適用される少なくとも1つの電位障壁または表面障壁を有する半導体装置;それらの装置またはその部品の製造,あるいは処理に特に適用される方法または装置;それらの装置の細部
36
電極に特徴があるもの
38
特定の形状
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
33
光の放出に特に適用される少なくとも1つの電位障壁または表面障壁を有する半導体装置;それらの装置またはその部品の製造,あるいは処理に特に適用される方法または装置;それらの装置の細部
48
半導体素子本体のパッケージに特徴のあるもの
58
光の形状を形成する要素
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
33
光の放出に特に適用される少なくとも1つの電位障壁または表面障壁を有する半導体装置;それらの装置またはその部品の製造,あるいは処理に特に適用される方法または装置;それらの装置の細部
48
半導体素子本体のパッケージに特徴のあるもの
58
光の形状を形成する要素
60
反射要素
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
33
光の放出に特に適用される少なくとも1つの電位障壁または表面障壁を有する半導体装置;それらの装置またはその部品の製造,あるいは処理に特に適用される方法または装置;それらの装置の細部
48
半導体素子本体のパッケージに特徴のあるもの
62
半導体素子本体へまたは半導体本体から電流を流す部品,例.リードフレーム,ワイヤボンドまたはハンダ
出願人:
松下電器産業株式会社 MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 〒5718501 大阪府門真市大字門真1006番地 Osaka 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
東 和司 HIGASHI, Kazushi; null (UsOnly)
石谷 伸治 ISHITANI, Shinji; null (UsOnly)
発明者:
東 和司 HIGASHI, Kazushi; null
石谷 伸治 ISHITANI, Shinji; null
代理人:
河宮 治 KAWAMIYA, Osamu; 〒5400001 大阪府大阪市中央区城見1丁目3番7号IMPビル 青山特許事務所 Osaka AOYAMA & PARTNERS, IMP Building 3-7, Shiromi 1-chome, Chuo-ku Osaka-shi, Osaka 5400001, JP
優先権情報:
2004-27904927.09.2004JP
発明の名称: (EN) SEMICONDUCTOR LIGHT EMITTING ELEMENT, MANUFACTURING METHOD AND MOUNTING METHOD OF THE SAME AND LIGHT EMITTING DEVICE
(FR) ELEMENT EMETTEUR DE LUMIERE A SEMICONDUCTEUR, SON PROCEDE DE FABRICATION ET SON PROCEDE DE MONTAGE ET DISPOSITIF EMETTEUR DE LUMIERE
(JA) 半導体発光素子、その製造方法及びその実装方法、並びに発光装置
要約:
(EN) An LED chip (1) is successively provided with an n-type semiconductor layer (12) and a p-type semiconductor layer (13) on a lower plane of an element board (11), and the p-type semiconductor layer (13) is formed by excluding an n-electrode region (12a). In the n-electrode region (12a), a first n-electrode (14) is formed, and on the p-type semiconductor layer (13), a first p-electrode (15) is formed. On the first n-electrode (14) and the first p-electrode (15), a first insulating layer (16) having openings (16a, 16b) is formed, and on the first insulating layer (16), a second n-electrode (17) and a second p-electrode (18) which have substantially the same size are formed. Thus, the electrode on the side of the n-type semiconductor layer (12) can be made large in size, and mounting of the LED chip (1) on a wiring board (40) can be performed at low cost by using a solder (31).
(FR) Une puce à LED (1) est successivement pourvue d’une couche semiconductrice du type N (12) et d’une couche semiconductrice du type P (13) sur un plan inférieur d’une plaquette d’éléments (11), et la couche semiconductrice du type P (13) est formée par exclusion d’une région d’électrode du type N (12a). Dans la région d’électrode du type N (12a), une première électrode du type N (14) est formée et, sur la couche semiconductrice du type P (13), une première électrode du type P (15) est formée. Sur la première électrode du type N (14) et sur la première électrode du type P (15), une première couche isolante (16) comportant des ouvertures (16a, 16b) est formée et, sur la première couche isolante (16), une deuxième électrode du type N (17) et une deuxième électrode du type P (18) présentant sensiblement les mêmes dimensions sont formées. L’électrode du côté de la couche semiconductrice du type N (12) peut donc présenter de grandes dimensions et le montage de la puce à LED (1) sur une plaquette de câblage (40) peut être réalisé à faible coût à l’aide d’une soudure (31).
(JA)  本発明のLEDチップ(1)は、素子基板(11)の下面上にn型半導体層(12)及びp型半導体層(13)を順に備え、p型半導体層(13)はn電極用領域(12a)を除いて形成される。n電極用領域(12a)には第1n電極(14)が形成され、p型半導体層(13)上には第1p電極(15)が形成される。第1n電極(14)及び第1p電極(15)上には開口(16a)、(16b)を有する第1絶縁層(16)が形成され、第1絶縁層(16)上にほぼ同じ大きさの第2n電極(17)及び第2p電極(18)が形成される。この構成より、n型半導体層(12)側の電極を大きくすることができ、配線基板(40)へのLEDチップ(1)の実装をはんだ(31)を用いて低コストにて行うことができる。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JPWO2006035664US20070262338JP4121536CN101027795