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1. (WO2006035503) 半導体装置および半導体装置の製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/035503 国際出願番号: PCT/JP2004/014254
国際公開日: 06.04.2006 国際出願日: 29.09.2004
予備審査請求日: 18.07.2006
IPC:
H01L 21/8247 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01) ,H01L 27/115 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
8246
リードオンリーメモリ構造(ROM)
8247
電気的にプログラムできるもの(EPROM)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
788
浮遊ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
792
電荷トラッピングゲート絶縁体,例.MNOSメモリトランジスタ,を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
112
リードオンリーメモリ構造
115
電気的にプログラム可能な読み出し専用メモリ
出願人:
スパンション エルエルシー SPANSION LLC [US/US]; 940883453 カリフォルニア州サニーベイル ワン エイエムディ プレイス ピー・オー・ボックス 3453 California One AMD Place P.O. Box 3453 Sunnyvale, CA 9408-83453, US (AllExceptUS)
Spansion Japan株式会社 Spansion Japan Limited [JP/JP]; 〒9650845 福島県会津若松市門田町工業団地6番 Fukushima 6, Kogyodanchi Monden-machi, Aizuwakamatsu-shi Fukushima 965-0845, JP (AllExceptUS)
南晴宏之 NANSEI, Hiroyuki [JP/JP]; JP (UsOnly)
東雅彦 HIGASHI, Masahiko [JP/JP]; JP (UsOnly)
発明者:
南晴宏之 NANSEI, Hiroyuki; JP
東雅彦 HIGASHI, Masahiko; JP
代理人:
片山修平 KATAYAMA, Shuhei; 〒1040031 東京都中央区京橋1−6−1三井住友海上テプコビル Tokyo Mitsui Sumitomo Marine Tepco Building 6-1, Kyobashi 1-chome Chuo-ku Tokyo 104-0031, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE DE FABRICATION DE DISPOSITIF A SEMI-CONDUCTEUR
(JA) 半導体装置および半導体装置の製造方法
要約:
(EN) An SONOS structured cell is provided by making a bit line diffusion layer in a shallow trench wherein a conductive film is buried. Thus, resistance of the bit line diffusion layer can be reduced without increasing the area of the bit line diffusion layer on a semiconductor substrate major side, and a semiconductor storage device having stable electrical characteristics can be obtained without increasing a cell area. Furthermore, a bit line is formed by providing an Si3N4 side wall and implanting ions. Thus, a memory cell can be miniaturized.
(FR) L’invention concerne une cellule à structure SONOS constituée d'une couche de diffusion de ligne de bits dans une tranchée peu profonde dans laquelle un film conducteur est enfoui. Ainsi, la résistance de la couche de diffusion de ligne de bits peut être diminuée sans augmenter la zone de la couche de diffusion de ligne de bits sur le côté principal de substrat à semi-conducteur, et un dispositif de stockage à semi-conducteur ayant des caractéristiques électriques stables peut être obtenu sans augmenter une zone de cellule. En outre, une ligne de bits est formée en disposant une paroi latérale Si3N4 et en implantant des ions. Ainsi, l'invention permet la miniaturisation d'une cellule de mémoire.
(JA)  導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてSONOS構造セルとすることとした。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Siのサイドウォールを設けてイオン注入することでビットライン形成することとした。これにより、メモリセルの微細化が可能となる。    
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20060076598