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1. (WO2006035502) 半導体装置及びデータ読み出し方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2006/035502 国際出願番号: PCT/JP2004/014253
国際公開日: 06.04.2006 国際出願日: 29.09.2004
予備審査請求日: 22.06.2006
IPC:
G11C 16/24 (2006.01) ,H01L 27/115 (2006.01)
G 物理学
11
情報記憶
C
静的記憶
16
消去可能でプログラム可能なリードオンリメモリ
02
電気的にプログラム可能なもの
06
周辺回路,例.メモリへの書込み用
24
ビット・ライン制御回路
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
112
リードオンリーメモリ構造
115
電気的にプログラム可能な読み出し専用メモリ
出願人:
スパンション エルエルシー SPANSION LLC [US/US]; 940883453 カリフォルニア州サニーベイル ワン エイエムディ プレイス ピー・オー・ボックス 3453 California One AMD Place P.O. Box 3453 Sunnyvale, CA 94088-3453, US (AllExceptUS)
Spansion Japan株式会社 SPANSION JAPAN LIMITED [JP/JP]; 〒9650845 福島県会津若松市門田町工業団地6番 Fukushima 6, Kogyodanchi Monden-machi, Aizuwakamatsu-shi Fukushima 965-0845, JP (AllExceptUS)
矢野勝 YANO, Masaru [JP/JP]; JP (UsOnly)
黒崎一秀 KUROSAKI, Kazuhide [JP/JP]; JP (UsOnly)
北崎和宏 KITAZAKI, Kazuhiro [JP/JP]; JP (UsOnly)
発明者:
矢野勝 YANO, Masaru; JP
黒崎一秀 KUROSAKI, Kazuhide; JP
北崎和宏 KITAZAKI, Kazuhiro; JP
代理人:
片山修平 KATAYAMA, Shuhei; 〒1040031 東京都中央区京橋1−6−1三井住友海上テプコビル Tokyo Mitsui Sumitomo Marine Tepco Bldg., 6-1, Kyobashi 1-chome, Chuo-ku, Tokyo 104-0031, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND DATA READING METHOD
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE DE LECTURE DE DONNEES
(JA) 半導体装置及びデータ読み出し方法
要約:
(EN) A Y decoder (6) selects a main bit line (MBL) connected to a plurality of sub-bit lines (SBL) connected to memory cells (MC), and also selects main bit lines (MBL) adjacent to the selected main bit line (MBL). YRST transistors connect the selected adjacent main bit lines (MBL) to predetermined wires, thereby causing them to be at a predetermined voltage. Thus causing the main bit lines adjacent to the selected main bit line (MBL) to be at the predetermined voltage can minimize the noise from the adjacent main bit lines (MBL) and prevent reduction of voltage margin.
(FR) L’invention concerne un décodeur Y (6) sélectionnant une ligne de bits principale (MBL) connectée à une pluralité de sous-lignes de bits (SBL) connectées à des cellules de mémoire (MC), et sélectionnant également des lignes de bits principales (MBL) adjacentes à la ligne de bits principale sélectionnée (MBL). Des transistors YRST connectent les lignes de bits principales adjacentes sélectionnées (MBL) à des fils prédéterminés, les amenant de ce fait à avoir une tension prédéterminée. Ainsi le fait d’amener les lignes de bits principales adjacentes à la ligne de bit principale sélectionnée (MBL) à avoir une tension prédéterminée peut minimiser le bruit provenant des lignes de bits principales adjacentes (MBL) et empêcher la réduction d’une marge de tension.
(JA)  メモリセルMCに接続したサブビット線SBLが複数接続されるMBLメインビット線を選択すると共に、選択されたメインビット線MBLと隣り合うメインビット線MBLを選択するYデコーダ6と、選択された隣り合うメインビット線MBLを所定の配線に接続し、所定電圧に設定するYRSTトランジスタとを有する構成としている。選択されたメインビット線MBLに隣り合うメインビット線を所定電圧にすることで隣接するメインビット線MBLからのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20060077747JP4833073