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World Intellectual Property Organization
1. (WO2006033292) 半導体ウェーハの製造方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/033292    国際出願番号:    PCT/JP2005/017120
国際公開日: 30.03.2006 国際出願日: 16.09.2005
H01L 21/20 (2006.01), H01L 21/02 (2006.01), H01L 27/12 (2006.01)
出願人: Shin-Etsu Handotai Co., Ltd. [JP/JP]; 4-2, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1000005 (JP) (米国を除く全ての指定国).
YOKOKAWA, Isao [JP/JP]; (JP) (米国のみ).
NOTO, Nobuhiko [JP/JP]; (JP) (米国のみ).
MITANI, Kiyoshi [JP/JP]; (JP) (米国のみ)
発明者: YOKOKAWA, Isao; (JP).
NOTO, Nobuhiko; (JP).
MITANI, Kiyoshi; (JP)
代理人: YOSHIMIYA, Mikio; Uenosansei Bldg. 4F 6-4, Motoasakusa 2-chome, Taito-ku Tokyo 1110041 (JP)
2004-278088 24.09.2004 JP
(JA) 半導体ウェーハの製造方法
要約: front page image
(EN)A method for manufacturing a semiconductor wafer, characterized in that it comprises a process of epitaxially growing an Si1-XGeX layer (0 ≤ X ≤ 1) on an SOI wafer, and forming an Si1-YGeY layer (0 ≤ Y < X) on the resultant epitaxially grown Si1-XGeX layer, followed by subjecting to a treatment of oxidation under heating, to thereby concentrate the Ge in the above epitaxially grown Si1-XGeX layer and form a concentrated SiGe layer, wherein the above treatment of oxidation under heating comprises starting it from a temperature of 950˚C or less and allowing the oxidation to proceed so as for the above formed Si1-YGeY layer to remain till the rise of the temperature to 950˚C. The above method for manufacturing a semiconductor wafer allows the satisfactory lattice relaxation of the SiGe layer of an SGOI wafer to be carried out with a heat treatment for a short time, which results in the lowering of the production cost of the wafer.
(FR)L’invention concerne un procédé de fabrication d’une plaquette semi-conductrice, caractérisé en ce qu’il comprend un processus de croissance épitaxiale d’une couche de Si1-XGeX (0 ≤ X ≤ 1) sur une plaquette SOI et un processus de formation d’une couche de Si1-YGeY (0 ≤ Y < X) sur la couche résultante de Si1-XGeX obtenue par croissance épitaxiale, avant un traitement d’oxydation par chauffage, pour ainsi concentrer le Ge dans la couche de Si1-XGeX obtenue par croissance épitaxiale et former une couche concentrée de SiGe, où le traitement ci-dessus d’oxydation par chauffage consiste à commencer à une température inférieure ou égale à 950°C et à permettre à l’oxydation de se dérouler de sorte que la couche ci-dessus de Si1-YGeY reste inchangée jusqu’à la montée en température jusqu’à 950°C. Le procédé de fabrication ci-dessus d’une plaquette semi-conductrice permet le relâchement de treillis satisfaisant de la couche de SiGe d’une plaquette SGOI avec un traitement thermique sur une courte durée, ce qui a pour effet d’abaisser le coût de fabrication de la plaquette.
(JA) 本発明は半導体ウェーハの製造方法であって、少なくとも、SOIウェーハ上にSi1-XGe層(0<X<1)をエピタキシャル成長し、該エピタキシャル成長したSi1-XGe層上にSi1-YGe層(0≦Y<X)を形成した後、酸化熱処理により前記エピタキシャル成長したSi1-XGe層のGeを濃縮して濃縮SiGe層とする工程を含み、前記酸化熱処理は、少なくとも、酸化性雰囲気下で950°C以下から開始し、950°Cまで昇温する間は、前記形成したSi1-YGe層を残存させるように酸化させることを特徴とする半導体ウェーハの製造方法である。これによりSGOIウェーハのSiGe層の格子緩和を短時間の熱処理で十分に行なうことができ、製造コストを下げることができる半導体ウェーハの製造方法が提供される。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)