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1. (WO2006030905) クロック生成回路、及びクロック生成方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/030905    国際出願番号:    PCT/JP2005/017166
国際公開日: 23.03.2006 国際出願日: 16.09.2005
IPC:
G06F 1/06 (2006.01), H03K 5/00 (2006.01)
出願人: NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (米国を除く全ての指定国).
NOSE, Koichi [JP/JP]; (JP) (米国のみ).
MIZUNO, Masayuki [JP/JP]; (JP) (米国のみ).
SHIBAYAMA, Atsufumi [JP/JP]; (JP) (米国のみ)
発明者: NOSE, Koichi; (JP).
MIZUNO, Masayuki; (JP).
SHIBAYAMA, Atsufumi; (JP)
代理人: UDAKA, Katsuki; No2, Azuma Bldg. 5fl 14, Kandasakumacho 1-chome Chiyoda-ku, Tokyo 101-0025 (JP)
優先権情報:
2004-270742 17.09.2004 JP
発明の名称: (EN) CLOCK GENERATING CIRCUIT AND CLOCK GENERATING METHOD
(FR) CIRCUIT DE GENERATION D’HORLOGE ET PROCEDE DE GENERATION D’HORLOGE
(JA) クロック生成回路、及びクロック生成方法
要約: front page image
(EN)A clock converting circuit (1) receives and then converts m-phase clocks of a frequency f having a phase difference of 1/(f × m) to n-phase clocks of the frequency f having a phase difference of 1/(f × n). A single-phase clock generating circuit (2) receives the n-phase clocks of the frequency f having a phase difference equivalent time of 1/(f × n) to generate single-phase clocks in synchronism with the rising or falling edges of the n-phase clocks. Since the frequency of the m-phase clocks inputted to the clock converting circuit (1) is 'f', if a desired frequency of the single-phase clocks is decided, then 'n' can be obtained from the equation: the frequency of the single-phase clocks is equal to (f × n). This value of 'n' is set to the clock converting circuit (1), thereby obtaining the n-phase clocks of the frequency f from the m-phase clocks of the frequency f to provide single-phase clocks of a desired frequency.
(FR)L’invention concerne un circuit de conversion d’horloge (1) recevant et convertissant ensuite des horloges m-phasées d’une fréquence f ayant une différence de phase de 1/(f × m) en horloges n-phasées de fréquence f ayant une différence de phase de 1/(f × n). Un circuit de génération d’horloge monophasée (2) reçoit les horloges n-phasées de fréquence f ayant un temps équivalent de différence de phase de 1/(f × n) pour générer des horloges monophasées en synchronisme avec les fronts de montée ou de descente des horloges n-phasées. Etant donné que la fréquence des horloges m-phasées entrées sur le circuit de conversion d’horloge (1) est « f », si une fréquence souhaitée des horloges monophasées est décidée, alors « n » peut être obtenu à partir de l’équation : la fréquence des horloges monophasées est égale à (f × n). Cette valeur de « n » est fixée sur le circuit de conversion d’horloge (1), ce qui permet d’obtenir les horloges n-phasées de fréquence f à partir des horloges m-phasées de fréquence f pour mettre à disposition des horloges monophasées d’une fréquence souhaitée.
(JA) 位相差1/(f×m)、周波数fのm相のクロックがクロック変換回路1に入力されると、位相差1/(f×n)、周波数fのn相のクロックに変換される。単相クロック生成回路2には、位相差に相当する時間が1/(f×n)、周波数fのn相のクロックが入力され、単相クロック生成回路2は各n相クロックの立ち上り又立ち下りに同期して単相クロックを生成する。クロック変換回路1に入力されるm相のクロックの周波数はfであるので、希望する単相クロックの周波数が決定すれば、単相クロックの周波数=(f×n)よりnを求めることができる。このnをクロック変換回路1に設定することにより、周波数fのm相クロックから周波数fのn相クロックを得て、希望の周波数の単相クロックを得ることができる。    
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)