WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

国際・国内特許データベース検索
World Intellectual Property Organization
検索
 
閲覧
 
翻訳
 
オプション
 
最新情報
 
ログイン
 
ヘルプ
 
自動翻訳
1. (WO2006030581) 半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/030581    国際出願番号:    PCT/JP2005/013230
国際公開日: 23.03.2006 国際出願日: 19.07.2005
IPC:
H01L 21/3065 (2006.01), H01L 21/28 (2006.01), H01L 21/3205 (2006.01), H01L 21/768 (2006.01), H01L 29/423 (2006.01), H01L 29/78 (2006.01)
出願人: RENESAS TECHNOLOGY CORP. [JP/JP]; 4-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1006334 (JP) (米国を除く全ての指定国).
KURIHARA, Masaru [JP/JP]; (JP) (米国のみ).
IZAWA, Masaru [JP/JP]; (JP) (米国のみ)
発明者: KURIHARA, Masaru; (JP).
IZAWA, Masaru; (JP)
代理人: TSUTSUI, Yamato; Tsutsui & Associates, 3F, Azeria Bldg., 1-1, Nishi-shinjuku 8-chome, Shinjuku-ku, Tokyo 1600023 (JP)
優先権情報:
2004-270670 17.09.2004 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
要約: front page image
(EN)After forming a polycrystalline silicon film (5) on a semiconductor substrate through an insulating film to be used for a gate insulating film (step S1), an organic reflection preventing film (21) is formed on the polycrystalline silicon film (5) (step S2), and a resist pattern (22) is formed on the reflection preventing film (21) (step S3). Then, while applying a bias voltage on the semiconductor substrate, a protection film (23) is deposited on the reflection preventing film (21) to cover the resist pattern (22) by plasma using a fluorocarbon gas (step S4). Then, the protection film (23) and the reflection preventing film (21) are etched by plasma using a gas including oxygen gas (step S5). Using the resist pattern (22) having reduced roughness as an etching mask, the polycrystalline silicon film (5) is etched and a gate electrode is formed (step S6).
(FR)Après la formation d’un film de silicium polycristallin (5) sur un substrat semi-conducteur par le biais d’un film isolant à utiliser pour un film isolant de grille (phase S1), un film antireflet organique (21) est formé sur le film de silicium polycristallin (5) (phase S2), et un motif de résist (22) est formé sur le film antireflet (21) (phase S3). Puis, tout en appliquant une tension de polarisation au substrat semi-conducteur, on dépose un film de protection (23) sur le film antireflet (21) pour recouvrir le motif de résist (22) avec du plasma à l’aide de gaz de carbone fluoré (phase S4). Ensuite, le film de protection (23) et le film antireflet (21) sont attaqués chimiquement au plasma en utilisant un gaz comprenant de l’oxygène (phase S5). A l’aide du motif de résist (22) de rugosité réduite comme masque d’attaque chimique, le film de silicium polycristallin (5) subit une attaque chimique et une électrode de grille est formée (phase S6).
(JA) 半導体基板上にゲート絶縁膜用の絶縁膜を介して多結晶シリコン膜(5)を形成(ステップS1)した後、多結晶シリコン膜(5)上に有機系の反射防止膜(21)を形成し(ステップS2)、反射防止膜(21)上にレジストパターン(22)を形成する(ステップS3)。それから、半導体基板にバイアス電圧を印加しながらフロロカーボン系のガスを用いたプラズマにより保護膜(23)をレジストパターン(22)を覆うように反射防止膜(21)上に堆積させる(ステップS4)。そして、酸素ガスを含むガスを用いたプラズマにより保護膜(23)および反射防止膜(21)をエッチングする(ステップS5)。その後、エッジラフネスが低減されたレジストパターン(22)をエッチングマスクとして用いて多結晶シリコン膜(5)をエッチングし、ゲート電極を形成する(ステップS6)。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)