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1. (WO2006025285) 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/025285    国際出願番号:    PCT/JP2005/015558
国際公開日: 09.03.2006 国際出願日: 26.08.2005
IPC:
H01L 21/82 (2006.01), G01R 31/317 (2006.01)
出願人: ADVANTEST CORPORATION [JP/JP]; 1-32-1, Asahi-cho Nerima-ku, Tokyo 1790071 (JP) (米国を除く全ての指定国).
YAMAMOTO, Kazuhiro [JP/JP]; (JP) (米国のみ)
発明者: YAMAMOTO, Kazuhiro; (JP)
代理人: RYUKA, Akihiro; 5F, Shinjuku Square Tower 22-1, Nishi-Shinjuku 6-chome Shinjuku-ku, Tokyo 163-1105 (JP)
優先権情報:
2004-250058 30.08.2004 JP
発明の名称: (EN) VARIABLE DELAY CIRCUIT, MACRO CELL DATA, LOGIC VERIFYING METHOD, TESTING METHOD, AND ELECTRONIC DEVICE
(FR) CIRCUIT DE RETARD VARIABLE, DONNÉES DE CELLULE MACRO, MÉTHODE DE VÉRIFICATION DE LOGIQUE, MÉTHODE DE TEST ET DISPOSITIF ÉLECTRONIQUE
(JA) 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス
要約: front page image
(EN)A variable delay circuit is included in an integrated circuit, and comprises variable delay applying means that, during an actual operation of the integrated circuit, applies, to an input signal, a delay time that is variable within a predetermined range in accordance with a time delay occurring at an implementation level, and further comprises verification delay applying means that, during a low-rate logic verification and/or a low-rate screening test of the integrated circuit, applies, to an input signal, a delay time that is fixed to a predetermined value. For example, the verification delay applying means applies a delay time the value of which is larger than the maximum value of the delay times applied by the variable delay applying means.
(FR)L’invention concerne un circuit de retard variable figurant dans un circuit intégré et comprenant un moyen d’application d’un retard variable qui, pendant un fonctionnement réel du circuit intégré, applique à un signal d’entrée une durée de retard variable, dans une plage prédéterminée, en fonction d’une durée de retard se produisant à un niveau implémentation. Ledit circuit de retard variable comprend, en outre, un moyen d’application de retard de vérification qui, pendant une vérification logique à faible taux et/ou un test de filtrage à faible taux du circuit intégré, applique à un signal d’entrée une durée de retard fixée à une valeur prédéterminée. Par exemple, le moyen d’application de retard de vérification applique une durée de retard dont la valeur est supérieure à la valeur maximale des durées de retard appliquées par le moyen d’application de retard variable.
(JA) 集積回路に搭載される可変遅延回路であって、前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、前記集積回路の低速論理検証および/または低速選別試験の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、を備えた可変遅延回路を提供する。例えば、検証用遅延付与手段は、可変遅延付与手段によって付与される遅延時間の最大値よりも大きな遅延時間を付与する。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)