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1. (WO2006025212) クロック再生回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/025212    国際出願番号:    PCT/JP2005/014914
国際公開日: 09.03.2006 国際出願日: 15.08.2005
IPC:
H04L 27/38 (2006.01)
出願人: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (米国を除く全ての指定国).
KAWAI, Masahiro [JP/JP]; (JP) (米国のみ)
発明者: KAWAI, Masahiro; (JP)
代理人: MIYAZAKI, Teruo; 8th Floor, 16th Kowa Bldg., 9-20, Akasaka 1-chome Minato-ku, Tokyo 1070052 (JP)
優先権情報:
2004-250067 30.08.2004 JP
発明の名称: (EN) CLOCK REGENERATION CIRCUIT
(FR) CIRCUIT DE RÉGÉNÉRATION DU SIGNAL D'HORLOGE
(JA) クロック再生回路
要約: front page image
(EN)It is possible to improve clock synchronization resistance against selectivity fading without lowering the stability of the clock phase synchronization control. A clock phase detector (7) constituting a clock reproduction PLL is preceded by an orthogonal component equalizer (6) for removing only an orthogonal component interference wave not affecting the clock regeneration, thereby assuring an opening of an eye pattern and maintaining the gain of the clock phase detector (7) without erasing the clock phase information. Accordingly, even when an inter-code interference is caused in a reception signal by selectivity fading or the like, it is possible to erase a part of the interference component and maintain a wide eye pattern opening. Thus, it is possible to improve the clock synchronization resistance against the selectivity fading without lowering the stability of the clock phase synchronization control.
(FR)Il est possible d'améliorer la résistance de synchronisation du signal d'horloge à la diminution de sélectivité sans pour autant diminuer la stabilité du contrôle de synchronisation de phase du signal d'horloge. Un détecteur de phase du signal d'horloge (7), qui constitue une boucle de phase asservie (PLL) de reproduction du signal d'horloge, est précédé par un égaliseur de composant orthogonal (6) servant à retirer uniquement une onde d'interférence de composant orthogonal qui n'affecte pas la régénération du signal d'horloge, assurant ainsi l'ouverture d'un diagramme en œil et le maintien du gain du détecteur de phase du signal d'horloge (7) sans effacer les informations de phase du signal d'horloge. Par conséquent, même quand une interférence inter-codes est causée, dans un signal de réception, par la diminution de sélectivité ou par un phénomène similaire, il est possible d'effacer une partie du composant d'interférence et de maintenir une large ouverture de diagramme en œil. Ainsi, il est possible d'améliorer la résistance de synchronisation du signal d'horloge à la diminution de sélectivité sans pour autant diminuer la stabilité du contrôle de synchronisation de phase du signal d'horloge.
(JA) クロック位相同期制御の安定性を落とすことなく、選択性フェージングに対するクロック同期耐力を向上させる。  クロック再生PLLを構成するクロック位相検出器7の前に、クロック再生に影響のない干渉波の直交成分のみを除去する直交成分等化器6を設け、クロック位相情報を消すことなくアイパタンの開口を確保しクロック位相検出器7の利得を保つようにしている。従って、選択性フェージングなどにより受信信号に符号間干渉が発生したときでも、干渉成分の一部を消してアイパタンの開口部をより広く保つことが可能となり、クロック位相同期制御の安定性を落とすことなく、選択性フェージングに対するクロック同期耐力の向上が図られる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)