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1. (WO2006022026) 半導体のテストシステム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/022026    国際出願番号:    PCT/JP2004/012693
国際公開日: 02.03.2006 国際出願日: 26.08.2004
IPC:
G01R 31/316 (2006.01)
出願人: TEST RESEARCH LABORATORIES INC. [JP/JP]; 2-9-17-901, Sakai Nagasaki-shi Nagasaki 8510122 (JP) (米国を除く全ての指定国).
TANAKA, Yoshito [JP/JP]; (JP) (米国のみ)
発明者: TANAKA, Yoshito; (JP)
代理人: TACHIBANA, Kazuyuki; 87-64, Oaza-Shimoshingashi Kawagoe-shi, Saitama 3501136 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR TEST SYSTEM
(FR) SYSTÈME DE TEST DE SEMI-CONDUCTEUR
(JA) 半導体のテストシステム
要約: front page image
(EN)There are included a mother board (11), which has therein a multiplexer and a test pass/fail determining part, and a daughter board (12) that has therein an A/D converting part and an averaging part. The mother board (11) multiplexes a plurality of analog signals outputted from a plurality of output terminals of an LSI formed on a wafer (W) to be tested, thereby reducing the number of signals in an early stage. The daughter board (12) A/D converts and averages the resultant signals from the mother board (11), and supplies the averaged characteristic measured data to the mother board (11) for a pass/fail determination. This can eliminate the need for a large number of parallel transmission paths and processing circuits, raise the throughput, and reduce the affections of noise included in the analog signals due to the average processing.
(FR)La présente invention comprend une carte mère (11), disposant d'un multiplexeur et d'un élément de détermination de réussite/d’échec d'un test, et une carte fille (12), disposant d'un élément de conversion A/C et un élément de pondération. La carte mère (11) effectue le multiplexage d’une pluralité de signaux analogiques produits à partir d’une pluralité de bornes de sortie d'un LSI formé d'une plaquette (W) à tester, réduisant ainsi le nombre de signaux à une étape précoce. La carte fille (12) convertit A/C et pondère les signaux de résultat de la carte mère (11) ; elle communique également les données mesurées caractéristiques pondérées, à la carte mère (11) afin de déterminer la réussite ou l'échec. Cette procédure permet de se passer d’un grand nombre de parcours de transmission et de circuits de traitement parallèles, d’augmenter le débit et de réduire les nuisances sonores provoquées par les signaux analogiques lors du traitement pondéré.
(JA) マルチプレクサおよびテスト合否の判定処理部を内部に有するマザーボード11と、A/D変換部および平均化処理部を内部に有するドーターボード12とを備え、被検査対象であるウェーハWの上に構成されたLSIが備える複数の出力端子から出力される複数のアナログ信号をマザーボード11にて早い段階でマルチプレクスして信号数を減らし、その結果をドーターボード12にてA/D変換および平均化して、平均化された特性計測データをマザーボード12に供給して合否判定を行うようにすることにより、多量に並列化された伝送路や処理回路を不要とし、スループットも向上させるとともに、平均化処理によりそれぞれのアナログ信号に乗っているノイズの影響を軽減できるようにする。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)