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1. (WO2006016403) 半導体記憶装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/016403    国際出願番号:    PCT/JP2004/011487
国際公開日: 16.02.2006 国際出願日: 10.08.2004
IPC:
H01L 27/10 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), G11C 11/41 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
TSURUTA, Tomoya [JP/JP]; (JP) (米国のみ).
SHIMIZU, Hiroshi [JP/JP]; (JP) (米国のみ)
発明者: TSURUTA, Tomoya; (JP).
SHIMIZU, Hiroshi; (JP)
代理人: OSUGA, Yoshiyuki; 3rd Fl., Nibancho Bldg. 8-20, Nibancho Chiyoda-ku, Tokyo 1020084 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE MÉMORISATION À SEMI-CONDUCTEUR
(JA) 半導体記憶装置
要約: front page image
(EN)The present invention relates to semiconductor storage devices such as memory cells and latches, and its purpose is to provide memory cells or the like that have a high immunity against soft errors. P-type and N-type transistors constituting inverters are paired, and the paired P-type and N-type transistors are disposed on each of separate wafers. The invention comprises four pairs of P-type and N-type transistors coupled to each other; and gate-to-node connection wires that connect nodes, each of which couples the P-type and N-type transistors of a respective pair, with the gates of P-type and N-type transistors in such a direction that prevents a potential inversion, which would occur at a node due to a soft error, from propagating to another node.
(FR)La présente invention concerne des dispositifs de mémorisation à semi-conducteur, tels des verrous et des cellules-mémoires, et son objet est de proposer des cellules-mémoires ou équivalents qui présentent une grande immunité contre des erreurs logicielles. Des transistors de type P et de type N constituant des inverseurs sont montés par paires, et les transistors de type P et de type N montés par paires sont disposés de chaque côté de tranches séparées. L’invention comprend quatre paires de transistors de type P et de type N couplés les uns aux autres ; et des fils de connexion des grilles aux nœuds qui connectent des nœuds, dont chacun couple les transistors de type P et de type N d’une paire respective avec les grilles des transistors de type P et de type N dans une direction telle qu’elle empêche une inversion de potentiel, qui pourrait se produire au niveau d’un nœud à cause d’une erreur logicielle, de se propager à un autre nœud.
(JA) メモリセル、ラッチなどの半導体記憶装置に関し、ソフトエラーに対して高い免疫性を有するメモリセルなどを提供することを目的とする。本発明においてはインバータを構成するP型とN型のトランジスタが二重化され、二重化されたP型とN型とのトランジスタがそれぞれ1個ずつ別のウェル上に配置される。また本発明においては、P型とN型とのトランジスタが接続された4個のトランジスタ対と、各トランジスタ対におけるP型とN型とのトランジスタを接続するノードと、各P型、N型トランジスタのゲートとを、ソフトエラーによるあるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続配線とを備える。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)