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1. (WO2006013893) トランスインピーダンスアンプ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2006/013893    国際出願番号:    PCT/JP2005/014211
国際公開日: 09.02.2006 国際出願日: 03.08.2005
IPC:
H03G 3/30 (2006.01), H03G 3/20 (2006.01), H03F 3/08 (2006.01), H04B 10/06 (2006.01), H04B 10/14 (2006.01), H04B 10/26 (2006.01), H04B 10/28 (2006.01)
出願人: NIPPON TELEGRAPH AND TELEPHONE CORPORATION [JP/JP]; 3-1, Otemachi 2-chome, Chiyoda-ku Tokyo 1008116 (JP) (米国を除く全ての指定国).
NTT Electronics Corporation [JP/JP]; 12-1, Dogenzaka 1-chome, Shibuya-ku Tokyo 1500043 (JP) (米国を除く全ての指定国).
NAKAMURA, Makoto [JP/JP]; (JP) (米国のみ).
UMEDA, Yohtaro [JP/JP]; (JP) (米国のみ).
ENDOU, Jun [JP/JP]; (JP) (米国のみ).
AKATSU, Yuji [JP/JP]; (JP) (米国のみ).
IMAI, Yuuki [JP/JP]; (JP) (米国のみ).
TOBAYASHI, Masatoshi [JP/JP]; (JP) (米国のみ).
URABE, Yoshikazu [JP/JP]; (JP) (米国のみ).
IIZUKA, Hatsushi [JP/JP]; (JP) (米国のみ).
HYODO, Eiji [JP/JP]; (JP) (米国のみ)
発明者: NAKAMURA, Makoto; (JP).
UMEDA, Yohtaro; (JP).
ENDOU, Jun; (JP).
AKATSU, Yuji; (JP).
IMAI, Yuuki; (JP).
TOBAYASHI, Masatoshi; (JP).
URABE, Yoshikazu; (JP).
IIZUKA, Hatsushi; (JP).
HYODO, Eiji; (JP)
代理人: YAMAKAWA, Masaki; c/o Yamakawa International Patent Office, 8th Floor, Shuwa-Tameike Building, 4-2, Nagatacho 2-chome, Chiyoda-ku Tokyo 1000014 (JP)
優先権情報:
2004-226857 03.08.2004 JP
2005-129199 27.04.2005 JP
2005-129203 27.04.2005 JP
発明の名称: (EN) TRANSIMPEDANCE AMPLIFIER
(FR) AMPLIFICATEUR DE TRANSIMPÉDANCE
(JA) トランスインピーダンスアンプ
要約: front page image
(EN)A gain switch determination circuit (250) uses a first hysteresis characteristic to perform a comparison/determination of a comparison input voltage (Vc) from an inter-stage buffer circuit (230), and a gain switch signal (SEL) based on a result of the comparison/determination is outputted to first and second transimpedance amplifier core circuits (210,220), thereby switching the gains of those core circuits. This eliminates the necessity of using a level hold circuit, which exhibits a slow response, to hold the comparison input voltage so as to perform a gain switch determination. As a result, an instant gain switch determination can be achieved, thereby realizing an instant response to burst data.
(FR)L’invention porte sur un circuit de détermination d’interrupteur de gain (250) utilisant une première caractéristique d’hystérèse pour réaliser une comparaison/une détermination de tension d’entrée de comparaison (Vc) à partir d’un circuit tampon entre les étages (230), et un signal commutateur de gain (SEL) sur la base d’un résultat de la comparaison/de la détermination est généré vers un premier circuit et un second circuit de noyau d’amplificateur de transimpédance (210,220), commutant ainsi les gains de ces circuits noyaux. Ceci élimine la nécessité d’un circuit de maintien de niveau, présentant une faible réponse, pour maintenir la tension d’entrée de comparaison pour réaliser une détermination de commutation de gain. Résultat, on peut obtenir un détermination instantanée de commutation de gain, réalisant ainsi une réponse immédiate aux données en salves.
(JA) 利得切替判断回路(250)において、中間段バッファ回路(230)からの比較入力電圧(Vc)を第1のヒステリシス特性で比較判定し、その結果に基づく利得切替信号(SEL)を第1および第2のトランスインピーダンスアンプコア回路(210,220)出力することにより、当該コア回路の利得を切り替える。これにより、利得切替判断のために、比較入力電圧を応答時間の遅いレベルホールド回路で保持する必要がなくなる。その結果、瞬時に利得切替判断が可能となり、バーストデータに対応した瞬時応答を実現できる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)