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1. (WO2005112265) フェイズ・ロックド・ループ(PLL)回路及びその位相同期方法及びその動作解析方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/112265    国際出願番号:    PCT/JP2004/006639
国際公開日: 24.11.2005 国際出願日: 17.05.2004
IPC:
H03L 7/093 (2006.01)
出願人: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (米国を除く全ての指定国).
FUJIWARA, Genichi [JP/JP]; (JP) (米国のみ)
発明者: FUJIWARA, Genichi; (JP)
代理人: MIZOI, Shoji; MIZOI INTERNATIONAL PATENT FIRM NTA Ofuna Building, 3rd floor 17-10, Ofuna 2-chome Kamakura-shi, Kanagawa 247-0056 (JP)
優先権情報:
発明の名称: (EN) PHASE LOCKED LOOP (PLL) CIRCUIT, ITS PHASING METHOD AND OPERATION ANALYZING METHOD
(FR) CIRCUIT DE BOUCLE À VERROUILLAGE DE PHASE (PLL), SON PROCÉDÉ DE MISE EN PHASE ET PROCÉDÉ D'ANALYSE DU FONCTIONNEMENT
(JA) フェイズ・ロックド・ループ(PLL)回路及びその位相同期方法及びその動作解析方法
要約: front page image
(EN)A phase locked loop (PLL) circuit comprising a phase comparator (2) for comparing the phase of a reference clock signal with that of a comparison clock signal to produce a phase comparison signal having three-level outputs, a high voltage (H) level, a low voltage (L) level and a reference level, and outputting an H or L level signal having a duration corresponding to a detected phase difference or a reference level signal when the phase difference is not present, a level shifter (3) serving to hold rectangular waveform of a phase comparison signal from the phase comparator (2), a voltage controlled oscillator (VCO) (4) for advancing the phase on receiving an H level signal and delaying the phase on receiving an L level signal, and a frequency divider (5) for dividing an oscillation clock from the VCO (4) to generate a comparison clock signal.
(FR)Un circuit de boucle à verrouillage de phase (PLL) comprenant un comparateur de phases (2) destiné à comparer la phase d'un signal d'horloge de référence à celle d'un signal d'horloge de comparaison afin de produire un signal de comparaison de phases comportant des sorties à trois niveaux, un niveau de haute tension (H), un niveau de basse tension (L) et un niveau de référence, et fournissant en sortie un niveau de type H ou L présentant une durée correspondant à une différence de phases détectée ou un signal de niveau de référence lorsque la différence de phase est absente, un circuit de décalage de niveau (3) servant à maintenir la forme d'onde rectangulaire d'un signal de comparaison de phases provenant du comparateur de phases (2), un oscillateur commandé en tension (VCO) (4) destiné à faire avancer la phase à la réception d'un signal de niveau H et à retarder la phase à la réception d'un signal de niveau L, ainsi qu'un diviseur de fréquence (5) destiné à diviser une horloge d'oscillation provenant de l'oscillateur VCO (4) afin de générer un signal d'horloge de comparaison.
(JA) フェイズ・ロックド・ループ(PLL)回路において、基準クロック信号と比較クロック信号との位相比較を実行した位相比較信号が、高電圧(以下、H)レベルと、低電圧(以下、L)レベルと、基準レベルの3値出力を持ち、検出した位相差に応じた時間幅でH又はLレベル信号を出力し、位相差なしの場合は基準レベル信号を出力する位相比較器2と、位相比較器2からの位相比較信号波形が矩形を保持するように働くレベルシフタ3と、Hレベル信号を入力して位相を進ませ、Lレベル信号を入力して位相を遅らせる電圧制御発振器(VCO)4と、VCO4から出力される発振クロックを分周して比較クロック信号とする分周器5とを備えた。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)