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World Intellectual Property Organization
1. (WO2005109646) 多次元のスイッチトポロジーを有する集積回路

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/109646    国際出願番号:    PCT/JP2005/005755
国際公開日: 17.11.2005 国際出願日: 28.03.2005
H01L 21/82 (2006.01), H03K 19/177 (2006.01)
出願人: NATIONAL UNIVERSITY CORPORATION OKAYAMA UNIVERSITY [JP/JP]; 1-1, Tsushima-naka 1-chome, Okayama-shi Okayama 7008530 (JP) (米国を除く全ての指定国).
MATSUMOTO, Yohei; (米国のみ).
MASAKI, Akira; (米国のみ)
発明者: MATSUMOTO, Yohei; .
MASAKI, Akira;
代理人: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building 2-6, Tenjinbashi 2-chome Kita Kita-ku, Osaka-shi Osaka 530-0041 (JP)
2004-170571 12.05.2004 JP
2004-281528 28.09.2004 JP
(JA) 多次元のスイッチトポロジーを有する集積回路
要約: front page image
(EN)Since an FPGA requires an extremely large number of switches in wiring architecture, logical density and operational speed are low and that trend becomes conspicuous in a high integration FPGA. A three-dimensional FPGA is attracting attention because the operational speed and logical density can be improved. However, the yield is low and scaling-down is difficult in the three-dimensional integration process. Furthermore, the number of stacking layers is limited because heat dissipation is difficult. The invention provides an FPGA in which high speed and high integration are attained utilizing the advantages of a three-dimensional FPGA and difficulties in fabrication are eliminated. The problems are solved by providing a designing method of an FPGA being realized by embedding the switch topology of a multidimensional FPGA into an integrated circuit of lower dimension, and a semiconductor integrated circuit comprising an FPGA realized by embedding the switch topology of a multidimensional FPGA into an integrated circuit of lower dimension.
(FR)Dans la mesure où un FPGA nécessite un très grand nombre de commutateurs dans une architecture câblée, la densité logique et la vitesse opérationnelle sont faibles et cette tendance devient ostentatoire dans un FPGA à haute intégration. Un FPGA tridimensionnel est attrayant car la vitesse opérationnelle et la densité logique peuvent être améliorées. Cependant, le rendement est faible et la réduction est difficile dans le processus d’intégration tridimensionnel. De plus, le nombre de couches d’empilage est limité car la dissipation thermique est difficile. L’invention propose un FPGA dans lequel une vitesse élevée et une haute intégration sont obtenues en utilisant les avantages d’un FPGA tridimensionnel et les difficultés de fabrication sont éliminées. Les problèmes sont résolus en fournissant un procédé de conception d’un FPGA étant réalisé en incorporant la topologie à commutateurs d’un FPGA tridimensionnel dans un circuit intégré de dimension inférieure, et un circuit intégré à semi-conducteurs comprenant un FPGA réalisé en incorporant la topologie à commutateurs d’un FPGA multidimensionnel dans un circuit intégré de dimension inférieure.
(JA) FPGAは配線アーキテクチャにきわめて多くのスイッチを必要とするため、論理密度や動作速度が低く、この傾向は高集積のFPGAほど顕著になる。3次元FPGAは動作速度や論理密度の改善が可能であることから注目されている。しかし、3次元集積プロセスは歩留まりが悪く、微細化が困難である。また、放熱が困難であることから積層数には限界がある。本発明は、3次元FPGAの利点を生かし、高速・高集積化され、かつ製造上の困難性が解消されたFPGAを提供する。本発明は、高次元FPGAのスイッチトポロジーをそれよりも低次元の集積回路に埋め込んで実現するFPGAの設計方法、高次元FPGAのスイッチトポロジーをそれより低次元の集積回路に埋め込んでなるFPGAからなる半導体集積回路を提案することにより課題を解決した。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)