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1. (WO2005109019) タイミング発生器及び半導体試験装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/109019    国際出願番号:    PCT/JP2005/008347
国際公開日: 17.11.2005 国際出願日: 06.05.2005
IPC:
G01R 31/28 (2006.01), G01R 31/3183 (2006.01)
出願人: ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome, Nerima-ku, Tokyo 1790071 (JP) (米国を除く全ての指定国).
OCHI, Takashi [JP/JP]; (JP) (米国のみ)
発明者: OCHI, Takashi; (JP)
代理人: WATANABE, Kihei; Shibashin Kanda Bldg. 3rd Floor 26, Kanda Suda-cho 1-chome Chiyoda-ku, Tokyo 1010041 (JP)
優先権情報:
2004-141547 11.05.2004 JP
発明の名称: (EN) TIMING GENERATOR AND SEMICONDUCTOR TESTING APPARATUS
(FR) GÉNÉRATEUR DE SYNCHRONISATION ET APPAREIL DE TEST DE SEMI-CONDUCTEURS
(JA) タイミング発生器及び半導体試験装置
要約: front page image
(EN)A timing error of a timing pulse signal in a timing generator is reduced by reducing pattern-dependent jitter. A timing generator (20) is provided with a signal input/output circuit (30), which has a flip flop (reference signal delaying means) (31) for outputting an output signal in response to input timing of a clock signal. A delay circuit (a variable delaying means, a clock signal delaying circuit) (32) is provided in the signal input/output circuit (30), not on an output terminal side of the flip flop (31) but on an input terminal side of the clock signal, and the clock signal is delayed. A phase-locked loop circuit (34) can be provided in place of the clock signal delaying circuit (32).
(FR)Une erreur dans le temps d’une impulsion de synchronisation d’un générateur de synchronisation est diminuée en diminuant le scintillement dépendant du motif. Un générateur de synchronisation (20) comprend un circuit d’entrée/sortie de signal (30) possédant une bascule bistable (moyen de retard du signal de référence) (31) pour fournir un signal de sortie en réaction à une synchronisation d’entrée d’un signal d’horloge. Un circuit de retard (un moyen de retard variable, un circuit de retard de signal d’horloge) (32) figure dans le circuit d’entrée/sortie de signal (30), non en un côté de borne de sortie de la bascule bistable (31) mais en un côté de borne d’entrée du signal d’horloge, et le signal d’horloge est retardé. Un circuit de boucle à verrouillage de phase (34) peut remplacer le circuit de retard de signal d’horloge (32).
(JA) パターン依存性ジッタを低減して、タイミング発生器におけるタイミングパルス信号のタイミング誤差を減少させる。タイミング発生器20は、クロック信号の入力タイミングに応じて出力信号を出力するフリップフロップ(基準信号遅延手段)31を有する信号入出力回路30において、そのフリップフロップ31の出力端子側ではなく、クロック信号の入力端子側に遅延回路(可変遅延手段、クロック信号遅延回路)32を設け、そのクロック信号に遅延を与える。また、このクロック信号遅延回路32に代えて、位相同期ループ回路34を設けることができる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)