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1. (WO2005081271) チップ抵抗器の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/081271    国際出願番号:    PCT/JP2004/001859
国際公開日: 01.09.2005 国際出願日: 19.02.2004
IPC:
H01C 17/00 (2006.01), H01C 17/28 (2006.01)
出願人: KOA KABUSHIKIKAISHA [JP/JP]; 3672, Ooaza Ina Ina-shi, Nagano 396-0021 (JP) (米国を除く全ての指定国).
KOBAYASHI, Kyoji [JP/JP]; (JP) (米国のみ).
OGUCHI, Tomonori [JP/JP]; (JP) (米国のみ)
発明者: KOBAYASHI, Kyoji; (JP).
OGUCHI, Tomonori; (JP)
代理人: TAKE, Kenjiro; Kashiwaya Bldg., 6-13 Nishishinbashi 1-chome Minato-ku, Tokyo 105-0003 (JP)
優先権情報:
発明の名称: (EN) PROCESS FOR FABRICATING CHIP RESISTOR
(FR) PROCEDE POUR LA FABRICATION DE PAVE RESISTIF
(JA) チップ抵抗器の製造方法
要約: front page image
(EN)A process for fabricating a chip resistor capable of forming an end face electrode easily with high accuracy even if the overall dimensions are reduced, comprising a step for forming surface and rear surface electrodes (14, 18) corresponding to individual chip areas, a resistor (13) and a protective film (17) collectively on a large-size substrate (12A), a step for applying an upper protective layer (23) and a lower protective layer (24) to the surface and rear surface of the large-size substrate (12A), and a step for securing the large-size substrate (12A) onto a supporting base (25) through the lower protective layer (24). The process further comprises a step for making a plurality of primary slits (26) in parallel with each other in the large size substrate (12A) by dicing, a step for forming an end face electrode (19) bridging the surface electrode (14) exposed in the primary slit (26) and the end face of the rear surface electrode (18) by sputtering, a step for making a plurality of secondary slits (29) intersecting the primary slits (26) perpendicularly by dicing, a step for subdividing the large-size substrate (12A) into multiple chip units (30), a step for stripping from the supporting base(25) each chip unit (30) by cleaning the upper protective layer (23) and a lower protective layer (24), and a step for forming a plating layer (22) on the underlying electrode layer of each chip unit (30) to obtain a completed product of a chip resistor (11).
(FR)Un procédé pour la fabrication d'un pavé résistif capable de former une électrode de face d'extrémité facilement avec une précision élevée même si les dimensions globales sont réduites, comprenant une étape de formation des électrodes de surface et de surface arrière (14, 18) correspondant à des zones de puce, d'une résistance (13) et une couche de protection (17) collectivement sur un substrat de grande dimension (12A), une étape pour appliquer une couche supérieure de protection (23) et une couche inférieure de protection (24) sur la surface et la surface arrière du substrat de grande dimension (12A), et une étape pour fixer le substrat de grande dimension (12A) sur une base support (25) á travers la couche de protection inférieure (24). Le processus comprend en outre une étape pour la réalisation de fentes primaires (26) parallèles entre elles dans un substrat de grande taille (12A) par découpage, une étape de formation d'une électrode de face d'extrémité (19) pontant l'électrode de surface (14) exposée dans la fente primaire (26) et de la face d'extrémité de l'électrode de surface arrière (18) par pulvérisation, une étape pour former plusieurs fentes secondaires (29) croisant les fentes primaires (26) perpendiculairement par découpage, une étape pur subdiviser le substrat de grande dimension (12A) en unités de pavés multiples (30), une étape d'enlèvement depuis le support de base (25) chaque unité de pavé (30) en nettoyant une couche de protection supérieure (23) et une couche de protection inférieure (24), et une étape de formation d'une couche de placage (22) sur la couche d'électrode sous-jacente de chaque unité de pavé (30) pour obtenir un produit complet d'un pavé résistif (11).
(JA)外形寸法が小型化されても端面電極を簡単かつ高精度に形成することが可能なチップ抵抗器を提供するために、大判基板12Aに個々のチップ領域に対応する表裏両面電極14,18と抵抗体13および保護膜17を一括して形成した後、この大判基板12Aの表裏両面に上部保護層23と下部保護層24を塗布し、この下部保護層24を介して大判基板12Aを支持台25上に固定する。次に、ダイシングによって大判基板12Aに互いに平行な複数本の一次スリット26を形成した後、一次スリット26内に露出する表面電極14と裏面電極18の端面どうしを橋絡する端面電極19をスパッタにより形成する。次に、ダイシングによって一次スリット26と直交する複数本の二次スリット29を形成して大判基板12Aを多数のチップ単体30に細分割した後、上部保護層23と下部保護層24を洗浄することによって各チップ単体30を支持台25から剥離し、最後に、各チップ単体30の下地電極層にめっき層22を形成してチップ抵抗器11の完成品を得るようにした。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)