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1. WO2005081260 - 半導体記憶装置および半導体記憶装置の冗長方法

公開番号 WO/2005/081260
公開日 01.09.2005
国際出願番号 PCT/JP2004/002028
国際出願日 20.02.2004
IPC
G11C 16/06 2006.1
G物理学
11情報記憶
C静的記憶
16消去可能でプログラム可能なリードオンリメモリ
02電気的にプログラム可能なもの
06周辺回路,例.メモリへの書込み用
G11C 29/00 2006.1
G物理学
11情報記憶
C静的記憶
29正確な動作のための記憶装置のチェック;スタンバイまたはオフライン動作中の記憶装置のテスト
CPC
G11C 29/70
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
70Masking faults in memories by using spares or by reconfiguring
G11C 29/808
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
70Masking faults in memories by using spares or by reconfiguring
78using programmable devices
80with improved layout
808using a flexible replacement scheme
G11C 29/82
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
70Masking faults in memories by using spares or by reconfiguring
78using programmable devices
80with improved layout
816for an application-specific layout
82for EEPROMs
出願人
  • スパンション エルエルシー SPANSION LLC [US]/[US] (AllExceptUS)
  • SPANSION JAPAN株式会社 SPANSION JAPAN LIMITED [JP]/[JP] (AllExceptUS)
  • 杉浦 朗 SUGIURA, Akira [JP]/[JP] (UsOnly)
  • 古山 孝昭 FURUYAMA, Takaaki [JP]/[JP] (UsOnly)
発明者
  • 杉浦 朗 SUGIURA, Akira
  • 古山 孝昭 FURUYAMA, Takaaki
代理人
  • TANAKA Hiroto
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR STORAGE DEVICE AND REDUNDANCY METHOD FOR SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE A SEMICONDUCTEUR ET PROCEDE DE REDONDANCE POUR UN DISPOSITIF DE STOCKAGE A SEMICONDUCTEUR
(JA) 半導体記憶装置および半導体記憶装置の冗長方法
要約
(EN) In a semiconductor storage device, storage blocks, in which storage elements connected to global bit and word lines are arranged in a matrix, constitute storage block columns, which extend in the wire direction of the global word lines, with the global bit lines used in common. At least two mutually adjacent storage block columns are used as redundant units. In each redundant unit, redundancy blocks sharing global bit lines with the storage block columns are used to provide redundancy to storage blocks the number of which is smaller than the number of the storage block columns included in the redundant unit. In this way, a necessary but minimum number of redundancy storage blocks can be provided for defect remedy in improvement of yields attempted by optimizing manufacturing and/or circuits, and the redundancy remedy efficiency can be improved, while suppressing the increase of the chip die size of the semiconductor storage device to a necessary but minimum value.
(FR) Dans un dispositif de stockage à semiconducteur, des blocs de stockage, dans lesquels des éléments de stockage connectés à des lignes de bits et de mots globales sont disposés dans une matrice, constituent des colonnes de blocs de stockage qui se prolongent dans la direction de câblage des lignes de mots globales, les lignes de bits globales étant utilisées en commun. Au moins deux colonnes de blocs de stockage adjacentes sont utilisées comme unités redondantes. Dans chaque unité redondante, des blocs redondants partageant des lignes de bits globales avec les colonnes de blocs de stockage sont utilisés pour doter de redondance des blocs de stockage dont le nombre est inférieur au nombre de colonnes de blocs de stockage redondantes incorporées dans l’unité de redondance. De cette manière, un nombre nécessaire mais minimal de blocs de stockage redondants peut être prévu pour corriger les défauts afin d’améliorer les rendements par optimisation de la fabrication et/ou des circuits, et l’efficacité de la correction par redondance peut être améliorée, tout en limitant à une valeur nécessaire mais minimale l’augmentation de la taille de la puce du dispositif de stockage à semiconducteur.
(JA)  グローバルビット線とグローバルワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、グローバルビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がグローバルワード線配線方向に展開される半導体記憶装置について、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとして、被冗長ユニットごとに、記憶ブロック列との間でグローバルビット線を共有する冗長ブロックを、被冗長ユニットに含まれる記憶ブロック列数より少ない数の記憶ブロックを冗長するために備える。製造や回路の最適化による歩留まり向上の時点で欠陥救済に必要最小限の冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
関連特許文献
KR1020067018985出願が移行したが国内段階でまだ公開されていないか、WIPO にデータを提供していない国への移行が通知されたか、あるいは出願の形式に問題があり、またはその他の理由で利用可能な状態でないため、PATENTSCOPE で表示できません。
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