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1. (WO2005078933) プログラマブル論理回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/078933    国際出願番号:    PCT/JP2005/001837
国際公開日: 25.08.2005 国際出願日: 08.02.2005
IPC:
H03K 19/177 (2006.01)
出願人: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi Osaka 5718501 (JP) (米国を除く全ての指定国).
AOYAMA, Yasuhiro; (米国のみ).
KUDO, Yosuke; (米国のみ)
発明者: AOYAMA, Yasuhiro; .
KUDO, Yosuke;
代理人: WASHIDA, Kimihito; 5th Floor, Shintoshicenter Bldg., 24-1, Tsurumaki 1-chome, Tama-shi Tokyo 2060034 (JP)
優先権情報:
2004-035042 12.02.2004 JP
2004-035043 12.02.2004 JP
発明の名称: (EN) PROGRAMMABLE LOGIC CIRCUIT
(FR) CIRCUIT LOGIQUE PROGRAMMABLE
(JA) プログラマブル論理回路
要約: front page image
(EN)A programmable logic circuit (100) includes a processor element (101) having: a logic cell (300) which can modify the function according to first setting information and generates data by performing a predetermined logic calculation on an input signal; a cross connect switch (301) for generating data by performing alignment, copying, and inversion of the data from the logic calculation means according to second setting information; and a memory control unit (201) which reads out the first or the second setting information from a memory device (102) according to branch setting information and supplies it to the logic calculation means and the data processing means for performing control. According to the first and the second setting information successively read from the memory device (102), each of unit logic circuits successively modifies a part or whole of the logic cell (300) and the cross connect switch (301) and performs a predetermined sequence circuit operation.
(FR)Un circuit logique programmable (100) comprend un élément de processeur (101) comportant : une cellule logique (300) qui peut modifier la fonction conformément à des premières informations de réglage et qui génère des données en exécutant un calcul logique prédéterminé sur un signal d'entrée, un commutateur d'interconnexion (301) destiné à générer des données en exécutant un alignement, une copie et une inversion des données à partir du moyen de calcul logique conformément aux secondes informations de réglage, et une unité de commande de mémoire (201) qui extrait les premières ou les secondes informations de réglage d'un composant de mémoire (102) conformément aux informations de réglage de branchement et les fournit au moyen de calcul logique et au moyen de traitement des données afin d'exécuter la commande. Conformément aux premières et aux secondes informations de réglage lues successivement depuis le dispositif de mémoire (102), chacun des circuits logiques élémentaires modifie successivement une partie ou la totalité de la cellule logique (300) et du commutateur d'interconnexion (301) et exécute une opération du circuit de séquence prédéterminée.
(JA) プログラマブル論理回路100のプロセッサエレメント101は、第1の設定情報に基づいて機能の変更が可能であって入力信号に所定の論理演算処理を行ってデータを生成するロジックセル300と、第2の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ301と、分岐用設定情報に基づいてメモリ装置102の前記第1及び第2の設定情報のいずれかを読み出して前記論理演算手段と前記データ処理手段とに与えて制御するメモリ制御部201と、を有している。複数の単位論理回路の各々は、メモリ装置102から順次に読み出す前記第1及び第2の設定情報に基づいてロジックセル300とクロスコネクトスイッチ301の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)