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1. (WO2005078731) 半導体メモリ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/078731    国際出願番号:    PCT/JP2005/001893
国際公開日: 25.08.2005 国際出願日: 09.02.2005
IPC:
G11C 7/10 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho Abeno-ku, Osaka-shi Osaka 5458522 (JP) (米国を除く全ての指定国).
TOPPAN PRINTING CO., LTD. [JP/JP]; 1-5-1, Taito Taito-ku, Tokyo 1108560 (JP) (米国を除く全ての指定国).
MAEDA, Kengo [JP/JP]; (JP) (米国のみ).
TANIGAWA, Akira [JP/JP]; (JP) (米国のみ).
NISHIYAMA, Masuji [JP/JP]; (JP) (米国のみ).
OHORI, Shoichi [JP/JP]; (JP) (米国のみ).
HIRANO, Makoto [JP/JP]; (JP) (米国のみ).
TAKASHIMA, Hiroshi [JP/JP]; (JP) (米国のみ).
MATOBA, Shinji [JP/JP]; (JP) (米国のみ).
ASANO, Masamichi [JP/JP]; (JP) (米国のみ)
発明者: MAEDA, Kengo; (JP).
TANIGAWA, Akira; (JP).
NISHIYAMA, Masuji; (JP).
OHORI, Shoichi; (JP).
HIRANO, Makoto; (JP).
TAKASHIMA, Hiroshi; (JP).
MATOBA, Shinji; (JP).
ASANO, Masamichi; (JP)
代理人: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F 3-6, Imabashi 4-chome Chuo-ku, Osaka-shi Osaka 5410042 (JP)
優先権情報:
2004-037293 13.02.2004 JP
発明の名称: (EN) SEMICONDUCTOR MEMORY
(FR) MÉMOIRE À SEMI-CONDUCTEUR
(JA) 半導体メモリ
要約: front page image
(EN)A semiconductor memory having a clock-synchronized burst mode read function and including a memory array constituted by a plurality of memory elements; a synchro-read control circuit that outputs, in synchronism with a clock, the upper order address of an address as a memory access address and also outputs, in synchronism with the clock, the lower order address as a burst address; a sense amplifier that outputs the output data of a memory element selected by the memory address; a decoder that decodes the burst address; an address latch that latches the burst address in synchronism with the clock; a page selector that holds the output data and selects the held output data in accordance with the burst address of the address latch; and an output latch that latches the output data in synchronism with the clock.
(FR)Mémoire à semi-conducteur ayant une fonction de lecture de mode en salves avec synchronisation des horloges et comprenant une matrice mémoire constituée d’une pluralité d’éléments mémoire; un circuit de commande de lecture synchro générant, en synchronisme avec une horloge, l’adresse de rang supérieur d’une adresse comme adresse d’accès mémoire et produisant également, en synchronisme avec l’horloge, l’adresse de rang inférieur comme adresse de salve; un amplificateur de détection produisant les données de sortie d’un élément mémoire sélectionné par l’adresse mémoire; un décodeur qui décode l’adresse de salve; un verrou d’adresse verrouillant l’adresse de salve en synchronisme avec l’horloge; un sélecteur de page retenant les données de sortie et choisissant les données de sortie retenues en fonction de l’adresse de salve du verrou d’adresse; et un verrou de sortie qui verrouille les données de sortie en synchronisme avec l’horloge.
(JA) 本発明の半導体メモリは、クロックに同期したバーストモード読出機能を持ち、複数のメモリ素子からなるメモリアレイと、アドレスの上位アドレスをメモリアクセスアドレスとし、下位アドレスをバーストアドレスとし、クロックに同期して出力するシンクロリード制御回路と、メモリアドレスで選択されたメモリ素子の出力データを出力するセンスアンプと、バーストアドレスをデコードするデコーダと、このバーストアドレスをクロックに同期させてラッチするアドレスラッチと、各出力データを保持し、アドレスラッチのバーストアドレスに対応して、保持されている出力データを選択するページセレクタと、クロックに同期して、出力データをラッチする出力ラッチとを有している。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)