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1. WO2005078731 - 半導体メモリ

公開番号 WO/2005/078731
公開日 25.08.2005
国際出願番号 PCT/JP2005/001893
国際出願日 09.02.2005
IPC
G11C 7/10 2006.01
G物理学
11情報記憶
C静的記憶
7デジタル記憶装置に情報を書き込みまたはデジタル記憶装置から情報を読み出す機構
10入力/出力データ・インターフェイス装置,例.I/Oデータ制御回路,I/Oデータバッファ
CPC
G11C 16/32
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
32Timing circuits
G11C 7/1027
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1018Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
1027Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
G11C 7/1072
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1072for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
出願人
  • シャープ株式会社 SHARP KABUSHIKI KAISHA [JP]/[JP] (AllExceptUS)
  • 凸版印刷株式会社 TOPPAN PRINTING CO., LTD. [JP]/[JP] (AllExceptUS)
  • 前田 賢吾 MAEDA, Kengo [JP]/[JP] (UsOnly)
  • 谷川 明 TANIGAWA, Akira [JP]/[JP] (UsOnly)
  • 西山 増治 NISHIYAMA, Masuji [JP]/[JP] (UsOnly)
  • 大堀 庄一 OHORI, Shoichi [JP]/[JP] (UsOnly)
  • 平野 誠 HIRANO, Makoto [JP]/[JP] (UsOnly)
  • 高島 洋 TAKASHIMA, Hiroshi [JP]/[JP] (UsOnly)
  • 的場 伸次 MATOBA, Shinji [JP]/[JP] (UsOnly)
  • 浅野 正通 ASANO, Masamichi [JP]/[JP] (UsOnly)
発明者
  • 前田 賢吾 MAEDA, Kengo
  • 谷川 明 TANIGAWA, Akira
  • 西山 増治 NISHIYAMA, Masuji
  • 大堀 庄一 OHORI, Shoichi
  • 平野 誠 HIRANO, Makoto
  • 高島 洋 TAKASHIMA, Hiroshi
  • 的場 伸次 MATOBA, Shinji
  • 浅野 正通 ASANO, Masamichi
代理人
  • 政木 良文 MASAKI, Yoshifumi
優先権情報
2004-03729313.02.2004JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR MEMORY
(FR) MÉMOIRE À SEMI-CONDUCTEUR
(JA) 半導体メモリ
要約
(EN)
A semiconductor memory having a clock-synchronized burst mode read function and including a memory array constituted by a plurality of memory elements; a synchro-read control circuit that outputs, in synchronism with a clock, the upper order address of an address as a memory access address and also outputs, in synchronism with the clock, the lower order address as a burst address; a sense amplifier that outputs the output data of a memory element selected by the memory address; a decoder that decodes the burst address; an address latch that latches the burst address in synchronism with the clock; a page selector that holds the output data and selects the held output data in accordance with the burst address of the address latch; and an output latch that latches the output data in synchronism with the clock.
(FR)
Mémoire à semi-conducteur ayant une fonction de lecture de mode en salves avec synchronisation des horloges et comprenant une matrice mémoire constituée d’une pluralité d’éléments mémoire; un circuit de commande de lecture synchro générant, en synchronisme avec une horloge, l’adresse de rang supérieur d’une adresse comme adresse d’accès mémoire et produisant également, en synchronisme avec l’horloge, l’adresse de rang inférieur comme adresse de salve; un amplificateur de détection produisant les données de sortie d’un élément mémoire sélectionné par l’adresse mémoire; un décodeur qui décode l’adresse de salve; un verrou d’adresse verrouillant l’adresse de salve en synchronisme avec l’horloge; un sélecteur de page retenant les données de sortie et choisissant les données de sortie retenues en fonction de l’adresse de salve du verrou d’adresse; et un verrou de sortie qui verrouille les données de sortie en synchronisme avec l’horloge.
(JA)
 本発明の半導体メモリは、クロックに同期したバーストモード読出機能を持ち、複数のメモリ素子からなるメモリアレイと、アドレスの上位アドレスをメモリアクセスアドレスとし、下位アドレスをバーストアドレスとし、クロックに同期して出力するシンクロリード制御回路と、メモリアドレスで選択されたメモリ素子の出力データを出力するセンスアンプと、バーストアドレスをデコードするデコーダと、このバーストアドレスをクロックに同期させてラッチするアドレスラッチと、各出力データを保持し、アドレスラッチのバーストアドレスに対応して、保持されている出力データを選択するページセレクタと、クロックに同期して、出力データをラッチする出力ラッチとを有している。
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