WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

国際・国内特許データベース検索
World Intellectual Property Organization
検索
 
閲覧
 
翻訳
 
オプション
 
最新情報
 
ログイン
 
ヘルプ
 
自動翻訳
1. (WO2005076479) SOI構造シングルイベント耐性のインバータ、NAND素子、NOR素子、半導体メモリ素子、及びデータラッチ回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/076479    国際出願番号:    PCT/JP2005/001675
国際公開日: 18.08.2005 国際出願日: 04.02.2005
IPC:
H03K 19/094 (2006.01)
出願人: JAPAN AEROSPACE EXPLORATION AGENCY [JP/JP]; 44-1, Jindaiji Higashi-machi 7-chome Chofu-shi, Tokyo 1828522 (JP) (米国を除く全ての指定国).
HIGH-RELIABILITY COMPONENTS CORPORATION [JP/JP]; No. 7 Yoshimura Bldg., Blue Box 8-1, Higashi-Arai Tsukuba-shi, Ibaraki 305-0033 (JP) (米国を除く全ての指定国).
KUBOYAMA, Satoshi [JP/JP]; (JP) (米国のみ).
SHINDOU, Hiroyuki [JP/JP]; (JP) (米国のみ).
IIDE, Yoshiya [JP/JP]; (JP) (米国のみ).
MAKIHARA, Akiko [JP/JP]; (JP) (米国のみ)
発明者: KUBOYAMA, Satoshi; (JP).
SHINDOU, Hiroyuki; (JP).
IIDE, Yoshiya; (JP).
MAKIHARA, Akiko; (JP)
代理人: KUMAKURA, Yoshio; Nakamura & Partners, Shin-Tokyo Bldg. 3-1, Marunouchi 3-chome Chiyoda-ku, Tokyo 1008355 (JP)
優先権情報:
2004-027818 04.02.2004 JP
発明の名称: (EN) SOI STRUCTURE SINGLE EVENT TOLERANCE INVERTER, NAND ELEMENT, NOR ELEMENT, SEMICONDUCTOR MEMORY ELEMENT, AND DATA LATCH CIRCUIT
(FR) INVERSEUR A TOLERANCE A UN EVENEMENT UNIQUE A STRUCTURE SOI, ELEMENT NON-ET, ELEMENT NI, ELEMENT DE MEMOIRE A SEMICONDUCTEUR ET CIRCUIT A VERROUILLAGE DE DONNEES
(JA) SOI構造シングルイベント耐性のインバータ、NAND素子、NOR素子、半導体メモリ素子、及びデータラッチ回路
要約: front page image
(EN)An inverter having high single event tolerance, an NAND element, an NOR element, a memory element, and a data latch circuit. The single event tolerance inverter (3I) has a double structure (3P1, 3P2, 3N1, 3N2) where a p-channel MOS transistor and an n-channel MOS transistor constituting the inverter are respectively further connected in series with transistors of the same conductivity type, respectively, and a node (A) between two p-channel MOS transistors is connected with a node (B) between two n-channel MOS transistors through a connecting line. A single event tolerance memory element and a data latch circuit (4) comprise such a single event tolerance inverter (3I).
(FR)Inverseur à forte tolérance à un événement unique, élément NON-ET, élément NI, élément de mémoire et circuit à verrouillage de données. L’inverseur à tolérance à un événement unique (3I) possède une structure double (3P1, 3P2, 3N1, 3N2) dans laquelle un transistor MOS à canal P et un transistor MOS à canal N constituant l’inverseur sont respectivement également montés en série avec des transistors de même conductivité, respectivement, et un nœud (A) entre deux transistors MOS à canal P est relié à un nœud (B) entre deux transistors MOS à canal N par une ligne de liaison. Un élément de mémoire à tolérance à un événement unique et un circuit de verrouillage de données (4) comprennent un tel inverseur à tolérance à un événement unique (3I).
(JA) 高いシングルイベント耐性を有するインバータ、NAND素子、NOR素子、メモリ素子、データラッチ回路を提供する。シングルイベント耐性インバータ(3I)は、インバータを構成するpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造(3P1,3P2,3N1,3N2)にし、2つのpチャネルMOSトランジスタの間のノード(A)と、2つのnチャネルMOSトランジスタの間のノード(B)とを接続線で接続する。シングルイベント耐性のメモリ素子及びデータラッチ回路(4)は、当該シングルイベント耐性インバータ(3I)を含む。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)