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1. (WO2005076022) 半導体集積回路及びその半導体集積回路を含んだ半導体システム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/076022    国際出願番号:    PCT/JP2005/001805
国際公開日: 18.08.2005 国際出願日: 08.02.2005
IPC:
G01R 31/28 (2006.01)
出願人: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
AIBA, Kimihiko; (米国のみ).
MAE, Yoichiro; (米国のみ).
YOSHIDA, Hisato; (米国のみ)
発明者: AIBA, Kimihiko; .
MAE, Yoichiro; .
YOSHIDA, Hisato;
代理人: MAEDA, Hiroshi; Osaka-marubeni Bldg. 5-7, Hommachi 2-chome, Chuo-ku Osaka-shi Osaka 5410053 (JP)
優先権情報:
2004-031746 09.02.2004 JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT, AND SEMICONDUCTOR SYSTEM INCLUDING THAT SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTEGRE SEMI-CONDUCTEUR, ET SYSTEME SEMI-CONDUCTEUR COMPRENANT CE CIRCUIT INTEGRE SEMI-CONDUCTEUR
(JA) 半導体集積回路及びその半導体集積回路を含んだ半導体システム
要約: front page image
(EN)In a case of determining a breakdown caused by aged deterioration or the like of a logic circuit (11) included in a semiconductor integrated circuit, a generator circuit (12) is provided which is configured by use of a different logic than the logic circuit (11). The generator circuit (12) generates an abnormality/normality determination reference (S) for a predetermined output signal (out) developed by the logic circuit (11). The generator circuit (12) is configured, by using only a part of the logic of the logic circuit (11) or using a completely different logic than the logic of the logic circuit (11) so that the generator circuit (12) has a smaller circuit size than the logic circuit (11), to generate the determination reference (S). A determination circuit (13) compares the determination reference (S) from the generator circuit (12) with the output signal (out) from the logic circuit (11).
(FR)Pour déterminer une panne provoquée par l’usure ou autre d’un circuit logique (11) inclus dans un circuit intégré semi-conducteur, il est prévu un circuit générateur (12) configuré en utilisant une logique différente du circuit logique (11). Le circuit générateur (12) génère une référence pour déterminer l’anormalité/la normalité (S) pour un signal de sortie prédéterminé (out) développé par le circuit logique (11). Le circuit générateur (12) est configuré, en utilisant seulement une partie de la logique du circuit logique (11) ou en utilisant une logique complètement différente de la logique du circuit logique (11) de sorte que la taille du circuit générateur (12) est plus petite que celle du circuit logique (11), pour générer la référence de détermination (S). Un circuit déterminant (13) compare la référence de détermination (S) provenant du circuit générateur (12) avec le signal de sortie (out) provenant du circuit logique (11).
(JA) 半導体集積回路に備えた論理回路11の経年劣化等に起因する故障を判定する場合に、論理回路11の論理とは異なる論理で生成された生成回路12が備えられる。この生成回路12は、前記論理回路11が出力する所定出力信号outに対する異常/正常の判定基準Sを生成する。この生成回路12は、前記論理回路11の回路規模よりも小規模で構成されるように、論理回路11の一部の論理のみで構成されたり、又は論理回路11の論理とは全く異なる論理で構成されて、判定基準Sを生成する。生成回路12からの判定基準Sと論理回路11の出力信号outとは、判定回路13において比較される。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)