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1. (WO2005043420) 電子回路設計プログラム、電子回路設計方法および電子回路設計装置
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2005/043420 国際出願番号: PCT/JP2003/014072
国際公開日: 12.05.2005 国際出願日: 04.11.2003
IPC:
G06F 17/50 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
50
計算機利用設計
出願人: ISHIKAWA, Yoichiro[JP/JP]; JP (UsOnly)
FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku Kawasaki-shi, Kanagawa 211-8588, JP (AllExceptUS)
発明者: ISHIKAWA, Yoichiro; JP
代理人: SAKAI, Hiroaki; Sakai International Patent Office Kasumigaseki Building 2-5, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 100-6019, JP
優先権情報:
発明の名称: (EN) PROGRAM FOR DESIGNING ELECTRONIC CIRCUIT, METHOD FOR DESIGNING ELECTRONIC CIRCUIT AND DEVICE FOR DESIGNING ELECTRONIC CIRCUIT
(FR) PROGRAMME DE CONCEPTION DE CIRCUIT ELECTRONIQUE, PROCEDE DE CONCEPTION DE CIRCUIT ELECTRONIQUE ET DISPOSITIF DE CONCEPTION DE CIRCUIT ELECTRONIQUE
(JA) 電子回路設計プログラム、電子回路設計方法および電子回路設計装置
要約:
(EN) A noise value concerning a part of all electronic circuits (cells) being designed is calculated, and, when the noise value exceeds a limit value, parameters of the electronic circuit (length of a parallel section, adjacent distance of the parallel section, and the like) are altered by a specified method such that the noise value becomes smaller than the limit value (convenient noise check). Timing of signal transmission is then analyzed for all electronic circuits, the noise value concerning all electronic circuits subjected to timing analysis is calculated, and the convenient noise check is performed when the noise value exceeds the limit value.
(FR) Une valeur de bruit concernant une partie de tous les circuits électroniques (cellules) conçus est calculée et, lorsque cette valeur de bruit dépasse une valeur limite, des paramètres de ce circuit électronique (longueur d'une section parallèle, distance contiguë à cette section parallèle et d'autres paramètres similaires) sont modifiés par un procédé spécifié de sorte que cette valeur de bruit soit inférieure à la valeur limite (vérification de bruit convenable). La durée de transmission de signal est ensuite analysée pour tous les circuits électroniques, la valeur de bruit concernant tous les circuits électroniques soumise à cette analyse de durée est calculée et, la vérification de bruit convenable est effectuée lorsque cette valeur de bruit dépasse la valeur limite.
(JA) 設計対象の全電子回路(セル)のうち一部の電子回路に関するノイズ値を計算し、該ノイズ値が制限値を超えた場合、所定の方法により、該ノイズ値が制限値以下となるように電子回路のパラメータ(平行区間長、平行区間隣接距離等)を変更し(簡易ノイズチェック)、全電子回路について、信号伝送のタイミングを解析し、タイミングが解析済みの全電子回路に関するノイズ値を計算し、該ノイズ値が制限値を超えた場合、簡易ノイズチェックを実行させる。
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指定国: JP, US
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)