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1. (WO2005041201) 半導体記憶装置及びそのリフレッシュ方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/041201    国際出願番号:    PCT/JP2004/015589
国際公開日: 06.05.2005 国際出願日: 21.10.2004
予備審査請求日:    19.08.2005    
IPC:
G11C 7/10 (2006.01), G11C 11/406 (2006.01)
出願人: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504 (US) (米国を除く全ての指定国).
SUNAGA, Toshio [JP/JP]; (JP) (米国のみ).
MIYATAKE, Hisatada [JP/JP]; (JP) (米国のみ).
HOSOKAWA, Kohji [JP/JP]; (JP) (米国のみ)
発明者: SUNAGA, Toshio; (JP).
MIYATAKE, Hisatada; (JP).
HOSOKAWA, Kohji; (JP)
代理人: SAKAGUCHI, Hiroshi; c/o Yamato Site, IBM Japan Ltd. 1623-14, Shimotsuruma Yamato-shi, Kanagawa 242-8502 (JP)
優先権情報:
2003-365168 24.10.2003 JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR REFRESHING THE SAME
(FR) DISPOSITIF A MEMOIRE A SEMICONDUCTEURS ET PROCEDE DE RAFRAICHISSEMENT CORRESPONDANT
(JA) 半導体記憶装置及びそのリフレッシュ方法
要約: front page image
(EN)[PROBLEMS] To provide a DRAM wherein a refresh operation can be inserted between ordinary access operations and wherein the internal cycle time can be set to be longer than a half of the external cycle time. [MEANS FOR SOLVING PROGRAMS] An address selector (18) selects an access row address signal (ERA) or a refresh row address signal (RRA). A row decoder control circuit (16) selects, in response to a selected row address signal (RA), one of blocks into which the memory cell array is divided, and causes a row decoder circuit (22) to select a word line. If an operation is initiated in any one of the blocks, then a busy signal (/BUSY) is activated to inhibit the address selector (18) from performing any selection. When the operation is terminated, the busy signal (/BUSY) is deactivated to release the inhibition of the address selector (18). Accordingly, a precedently inputted row address signal (ERA or RRA) is given a higher priority, and a subsequently inputted row address signal (RRA or ERA) is caused to wait until a termination of the precedent operation.
(FR)Une mémoire DRAM peut être soumise à un rafraîchissement entre les opérations d'accès habituelles, et la durée du temps de cycle interne peut être rallongée d'une valeur supérieure à la moitié du temps de cycle externe. Un sélecteur d'adresse (18) sélectionne un signal d'adressage de ligne d'accès (ERA) ou un signal d'adressage de ligne de rafraîchissement (RRA). Un circuit de commande de décodeur de ligne (16) sélectionne, en réponse à un signal d'adressage de ligne (RA) sélectionné, un des blocs dans lequel le réseau de cellules à mémoire est divisé, et amène un circuit de décodeur de ligne (22) à sélectionner une ligne de mots. Si l'opération est déclenchée dans l'un des blocs, un signal d'occupation (/occupé) est activé pour empêcher le sélecteur d'adresse (18) d'exécuter une sélection. Lorsque l'opération est terminée, le signal d'occupation (/occupé) est désactivé pour annuler l'inhibition du sélecteur d'adresse (18). Par conséquent, la haute priorité est donné à un signal d'adresse de ligne (ERA ou RRA) précédemment introduit, et un signal d'adresse de ligne (RRA ou ERA) introduit consécutivement au premier signal est mis en attente jusqu'à la fin de l'opération précédente.
(JA)not available
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)