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1. (WO2005039051) 半導体装置及び電圧制御発振回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2005/039051    国際出願番号:    PCT/JP2003/013297
国際公開日: 28.04.2005 国際出願日: 17.10.2003
IPC:
H03K 3/03 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (米国を除く全ての指定国).
YAMANAKA, Hiroaki [JP/JP]; (JP) (米国のみ).
KOUSAKA, Kunimitsu [JP/JP]; (JP) (米国のみ).
NISHIWAKI, Kiyoshi [JP/JP]; (JP) (米国のみ)
発明者: YAMANAKA, Hiroaki; (JP).
KOUSAKA, Kunimitsu; (JP).
NISHIWAKI, Kiyoshi; (JP)
代理人: KOKUBUN, Takayoshi; 5th Floor, Ikebukuro TG Homest Building, 17-8, Higashi-Ikebukuro 1-chome, Toshima-ku, Tokyo 170-0013 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND VOLTAGE CONTROLLED OSCILLATION CIRCUIT
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET CIRCUIT D'OSCILLATION COMMANDE PAR TENSION
(JA) 半導体装置及び電圧制御発振回路
要約: front page image
(EN)A voltage controlled oscillation circuit (15) comprising a plurality of independent ring oscillation circuits having a different number of stages, and a selector (22) selecting any one of the independent ring oscillation circuits delivering a feedback clock signal (FB). Since an independent ring oscillation circuit delivers the feedback clock signal at all times, the feedback clock signal can be delivered while keeping a duty ratio even if the operating speed is high and the delay time before an input signal (DLL1) is delivered can be adjusted arbitrarily.
(FR)L'invention concerne un circuit d'oscillation commandé par tension (15) comprenant une pluralité de circuits d'oscillation en boucle indépendants ayant un nombre différent d'étages et un sélecteur (22) sélectionnant un desdits circuits acheminant un signal d'horloge de rétroaction (FB). Etant donné qu'un circuit d'oscillation à boucle indépendant achemine le signal d'horloge de rétroaction à tout moment, ledit signal peut être acheminé sans modification du rapport de service même si la vitesse opérationnelle a été levée et la durée de délai peut être ajustée de manière arbitraire avant l'acheminement d'un signal d'entrée (DLL1).
(JA)電圧制御発振回路(15)内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ(22)により何れか1つのリング発振回路の出力を帰還クロック信号(FB)として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号(DLLI)が出力されるまでの遅延時間を任意に調整できるようにする。
指定国: JP, US.
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)