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1. (WO2004057353) 半導体装置及びその試験方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2004/057353    国際出願番号:    PCT/JP2003/016156
国際公開日: 08.07.2004 国際出願日: 17.12.2003
IPC:
G01R 31/317 (2006.01), G01R 31/319 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (米国を除く全ての指定国).
FURUYAMA, Takaaki [JP/JP]; (JP) (米国のみ)
発明者: FURUYAMA, Takaaki; (JP)
代理人: ONDA, Hironori; 12-1, Ohmiya-cho 2-chome, Gifu-shi, Gifu 500-8731 (JP)
優先権情報:
2002-370274 20.12.2002 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR TESTING THE SAME
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET SON PROCEDE D'ESSAI
(JA) 半導体装置及びその試験方法
要約: front page image
(EN)A semiconductor device wherein a simple circuit arrangement is used to shorten the test time and suppress increase of circuit area required for the test. The semiconductor device (10) has a micro-memory (11) consolidated with a logic part. The micro-memory (11) includes an operation control circuit (12) for executing data read/write operations in accordance with input signals including addresses, data and commands. A storage area of the micro-memory (11) that is selected by an address includes a test register (16) for storing data used for selecting a test mode. A write circuit (15) produces, in response to a write command supplied from the operation control circuit (12), a control signal (RGT) for permitting an operation of writing data into the test register (16).
(FR)La présente invention a trait à un dispositif à semi-conducteur dans lequel un agencement de circuit simple est utilisé pour réduire le temps d'essai et supprimer l'accroissement de la surface de circuit requise pour l'essai. Le dispositif à semi-conducteur (10) comporte une micromémoire (11) intégrée à une portion logique. La micromémoire (11) comprend un circuit de commande d'opérations (12) pour l'exécution d'opérations de lecture/écriture selon des signaux d'entrée comprenant des adresses, des données et des commandes. Une zone de stockage de la micromémoire (11) qui est sélectionnée par une adresse comporte un registre d'essai (16) pour le stockage de données utilisées pour la sélection d'un mode d'essai. Un circuit d'écriture (15) produit, en réponse à une commande d'écriture transmise par le circuit de commande d'opérations (12), un signal de commande (RGT) pour permettre une opération d'écriture de données dans le registre d'essai (16).
(JA)簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置。半導体装置(10)は、ロジック部と混載されるマクロメモリ(11)を備える。マクロメモリ(11)は、アドレス、データ、コマンドを含む入力信号に従って、データの読み出し/書き込み動作を実行する動作制御回路(12)を含む。アドレスにて選択されるマクロメモリ(11)の記憶領域に、テストモードを選択するためのデータを記憶するテストレジスタ(16)が設けられる。書き込み回路(15)は、動作制御回路(12)から供給される書き込みコマンドに応答して、テストレジスタ(16)へのデータの書き込みを許可する制御信号(RGT)を生成する。
指定国: CN, KR, US.
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)