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1. WO2004042821 - 半導体記憶装置

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明 細書

半導体記憶装置

技術分野

本発明はランダムアクセスメモリに関し、特にメモリセルからビット線に読 み出された信号をゲート入力アンプで高速に周辺回路へ伝送するメモリに関す る。

背景技術

特開平 11-306762号(以下「文献」と呼ぶ)には図 23に示すような、個々 のビット線 BL/BLBにカラムセンスアンプ CSAを設けて、グローバルビット線 GBIVGBLBに接続する SRAM メモリアレーが記載されている。この構成にお レ、てはブロック対応センスアンプ活性化信号 S と、 Yアドレス信号 YBにより 選択的にカラムセンスアンプを活性化することが可能であり、消費電力が低減 できる。

本願発明者等は、本願に先立って DRAMのビット線の電位を差動型でグート 受けの増幅器である、いわゆるダイレクトセンスアンプで検出する場合の制御 方法について検討した。先に示した文献のアンプ制御方法を DRAMのダイレク トセンスアンプに用いると以下のような点について配慮すべきことに気が付い た。第一に、ビット線がゲートに接続されており差動対として働くサイズの大 きい MOS トランジスタ MN20、 MN21が直接グローバルビット線(DRAMで はダイレクトセンスアンプの出力が接続されるローカル 10線に相当)に接続さ れているため、グローバルビット線(ローカル 10線)の負荷容量が大きくなる。

DRAMではローカル 10線には通常 32から 128個程度の多数のダイレクトセン スアンプが接続される。また、ローカル 10線さらにその先のメイン 10線の距 離が長く負荷が大きいこと、及び、しきい値オフセットを小さくするために差 動対となる MOS トランジスタのゲート長が長いことから MN20、 MN21のゲ 一ト幅は例えば 4ju m以上にする必要がある。従って、図 23の CSAのように、 非選択のダイレクトセンスアンプの差動対が全て見える構成ではローカル 10線 の負荷容量が大きくなり、高速動作が困難である。

第二に DRAM のビット線プリチャージレベルは電源電圧または電源電圧を 降圧したレベル VDLの半分の VDIV2である。したがって、 BL上に負の信号が 発生し、 BLのレベルが VDL/2よりも下がった場合には MN21がカツトオフし

てローカル 10線から MN21のチャネル容量が見えないが、 BL上に正の信号が 発生し、 BLのレベルが VDL/2よりも上がった場合には MN21が導通してチヤ ネル容量が見えるため、ローカル 10線の容量がビット線上のデータパターンに より大きく変化してしまう。すなわち動作条件により、動作速度が大きく変化 するということになり、製造後のテストが複雑になるという問題がある。

したがって、本発明が解決しょうとする第一の課題は DRAM、 SRAM等のラ ンダムアクセスメモリにおいてダイレクトセンスアンプを選択的に活性化可能 な構成とし、そのときにローカル 10線の負荷容量を低減して、さらにそのデー タパターン依存性を低減することである。また、本発明の第二の課題は高速動 作を行う際のダイレクトセンスアンプにおけるノイズを低減し、動作マージン を拡大することである。また、本発明の第三の課題はチップサイズを増加させ ずに、一つのメモリアレーから読み出されるビット数を倍増させることである。 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および 添付図面から明らかになるであろう。

発明の開示

本願発明の代表的構成を示せば以下の通りである。

すなわち、第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方 向に延伸される第 1および第 2のビット線と、上記ヮード線と上記ビット線対 とに接続されるメモリセルと、上記メモリセルから読み出される情報を増幅す る増幅回路と、上記増幅回路より読み出された情報を受ける第 1及び第 2の I O線と、上記増幅回路を制御するソース線とをそれぞれ有する第 1及び第 2の 領域と、上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸さ れる列選択線とを具備する半導体記憶装置において、上記増幅回路は、第 1乃 至第 4の MO S トランジスタを具備し、上記第 1の MO S トランジスタのゲー トは、上記第 1のビット線と接続され、上記第 2の MO S トランジスタのグー トは、上記第 2のビット線に接続され、上記第 1及び第 2の MO S トランジス タのソースは、上記ソース線に接続され、上記第 3の MO Sトランジスタのド レインは、上記第 1の I O線に接続され、上記第 4の MO S トランジスタのド レインは、上記第 2の I O線に接続され、上記増幅回路にそれぞれ含まれる上 記第 3及び第 4の MO S トランジスタのゲートは、上記列選択線に共通に接続 され、上記第 1の MO S トランジスタのドレインは、上記第 3の MO Sトラン ジスタのソースと接続され、上記第 2の MO S トランジスタのドレインは、上 記第 4の MO S トランジスタのソースと接続され、第 1の状態において、上記 第 1の領域に含まれる第 1及び第 2の I O線の電位は、上記第 1の領域に含ま れるソース線の電位よりも高く、上記第 2の領域に含まれる第 1及び第 2の I O線とソース線は同電位であることを特徴とするようにする。

図面の簡単な説明

図 1は本発明のメモリァレーとセンスアンプである。

図 2は本発明の半導体記憶装置のチップ構成、およびメモリーブロックの構 成である。

図 3はメモリアレーのレイァゥトおよびその断面図である。

図 4はサブヮードドライバ及びサブヮードドライバアレーの回路図である。 図 5はクロスエリアの回路図である。

図 6はメインアンプの回路図である。

図 7はリード時のデータパスのブロック図である。

図 8はリード時の動作波形である。

図 9はリード時の動作波形の続きである。

図 1 0はライト時のデータパスのブロック図である。

図 1 1はライト時の動作波形である。

図 1 2はライト時の動作波形の続きである。

図 1 3は第二のセンスアンプの回路図である。

図 1 4は第三のセンスアンプの回路図である。

図 1 5は第四のセンスアンプの回路図である。

図 1 6は第三のセンスアンプの動作波形である。

図 1 7は第二のメインアンプの回路図である。

図 1 8は第三のメインアンプの回路図である。

図 1 9は第四のメインアンプの回路図である。

図 2 0は本発明の第二のローカル 10の接続法である。

図 2 1は本発明の第二のデータパス構成である。

図 2 2は第二のデータパスにおけるリ一ド時の動作波形である。

図 2 3は従来の SRAM におけるカラムセンスアンプ方式のブロック図であ る,

発明を実施するための最良の形態

本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、 実施例を説明するための全図において、同一機能を有するものは同一符号を付 け、その繰り返しの説明は省略する。

(実施例 1 )

図 1に本発明のメモリアレー ARYとセンスアンプ SAを示す。本センスアン プの機能を説明するために図 2(a)に本発明の半導体記憶装置のチップ構成を示 す。チップ CHIP全体は制御回路 CNTL、入出力回路 DQC、メモリーブロック BLKに大きく分けられる。制御回路にはクロック、アドレス、制御信号がチッ プ外から入力され、チップの動作モードの決定ゃァドレスのプリデコードが行 われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが 入力され、チップ外部へリードデータを出力する。

メモリーブロック BLKの構成を図 2(b)に示す。メモリーブロックには複数の アレー上に配置されたメモリアレー AEYが配置され、その周囲にはセンスアン プ列 SAA、サブワードドライバ列 SWDA、クロスエリア XPが配置される。ま たブロックの外周ではセンスアンプ列と平行に列デコーダ YDEC、メインアン プ列 MAAが配置され、サブワードドライバ列と平行に行デコーダ XDEC、ァ レー制御回路 ACCが配置される。

図 1は 2個のメモリアレーとその間のセンスアンプ列を示したものである。 本発明のセンスアンプ SA はトランスファーゲート TGC、プリチャージ回路 PCC、リストア用アンプ CC、書き込み回路 WP、増幅回路、すなわちダイレク トセンスアンプ DSAからなる。トランスファーゲートはセンスアンプ分離信号 SHRが活性化された時にセンスアンプとメモリアレー間を接続する回路である。 プリチャージ回路はプリチャージ信号 PC が活性化されたときに対となるビッ ト線間をィコライズしビット線プリチャージレベルにプリチャージする。ビッ ト線プリチャージレベルは通常ビット線振幅 VDL (チップ外部からの電源電圧 VCCと同レベルかまたはそれを降圧したレベル)の中点 VDL/2に設定される。 上記のツインセル方式を用いた場合、参照電圧発生用のダミーセルを用いなく ても、プリチャージレベルをビット線の高レベル VDLや低レベル VSSに設定 することもできる。し力し、後述するダイレクトセンスアンプはビット線のレ ベルが VDL/2付近のとき伝達コンダクタンスが高くなるので、高速動作のため にはビット線プリチャージレベルを VDL/2とすることが望ましい。リストア用 アンプはビット線上にメモリセルからの微小な読出し信号が発生した後に、 P 側共通ソース線 CSPを VDLに駆動し、 N側共通ソース線 CSNを VSSに駆動 して、ビット線 BLと BLBのうち電圧の高い方を VDLに、電圧の低い方を VSS に増幅する回路である。

書き込み回路 WPはライト用列選択線 WYSが活性化されたときにライト用 ローカル 10線 WLIO WLIOBとビット線対を接続する回路である。 WLIOは非 選択センスアンプ列での電流消費を防止するために、待機時には VBLRにプリ チャージされている。ダイレクトセンスアンプ DSAはビット線上に生じた微小 信号によってリード用ローカル 10線 RLIO/RLIOBを駆動し、信号を伝える回 路である。待機時には RLIOは 10線プリチャージレベル VPCにプリチャージ されている。ダイレクトセンスアンプ共通ソース線 DSASは待機時に 10線プ リチャージレベル VPC にプリチャージされており、読出し動作の際には VSS に駆動される。

本センスァンプにお、てはリード用列選択線 RYSが活性化されたときに、選 択センスアンプ列において DSASを VSSに駆動し、非選択センスアンプ列では DSASを VPCに保持しておくことにより、選択センスァンプのみを活性化する ことができ、非選択センスアンプ列では電流を消費しないという利点がある。 また本アンプでは、ビット線がゲートに接続される差動対として働くサイズの 大きレ、(例えばゲート幅 4μ πι) MOS トランジスタ MN0、 MN1と RLIO線の 間に RYSで制御されるサイズの小さい(例えばゲート幅 MOS トラン ジスタ MN2、 MN3を入れて分離している。したがって、 RYSが VSSである非 選択のダイレクトセンスアンプにおいては、差動対のチャネル容量が RLIO線 から見えないため、 RLIO線の寄生容量を低減することができ、ビット線上のデ —タパターンによって寄生容量が変化することも防ぐことができる。

メモリアレーは複数のメモリセル MCからなる。本例ではメモリセルを 2個 の DRAMセルからなるツインセノレ構成としてレ、る。 DRAMセルは 1個の MOS トランジスタおよび 1個のキャパシタで構成され、 MOS トランジスタの一方の ソース又はドレインがビット線に接続され、他方のソース又はドレインが蓄積 ノード SN に接続され、ゲートがワード線に接続されている。キャパシタの一 方の端子は蓄積ノード SN に接続され、キャパシタの他方の端子は他のセルと 共通にプレート電極 PLに接続される。ツインセルは 2個の DRAMセルを共通 のワード線および対となるビット線に接続して、それぞれのセルの蓄積ノード に相補データを書き込んで情報を記憶する。以下ではツインセルを用いて本発 明を説明する力本発明のセンスアンプはメモリセルとして 1個の DRAMセル を用いた場合においても適応可能である。このようにツインセルを用いると DRAMセルを 1個だけ用いた場合と比較して、ビット線の信号量がほぼ 2倍と なる。図 1 のようなダイレクトセンスアンプを用いた場合は、メモリセルから 発生した信号をリストァ用アンプで増幅することなくダイレクトセンスアンプ で電流差に変換してローカル 10線に読み出すことができるため、ビット線上の 信号量が大きいほどローカル 10線に読み出される信号量が大きくなる。したが つてダイレクトセンスアンプとツインセル方式との組合せにより、さらなる高 速化が可能になる。

図 3(a)にメモリアレーのレイァゥト、(b)にその A- A,における断面図を示す。

DRAMセルは基板 PW中に形成された Nチャネル MOS トランジスタとビット 線 BLの上部に設けられたスタックキャパシタを有している。 MOS トランジス タの活性領域を ACT、ワード線を WL、 N型拡散層領域を Nで示している。活 性領域は絶縁物 Si02によって分離される。拡散層の上部にコンタクト CBを配 置し、その上部にビット線コンタクト BCまたは蓄積ノードコンタクト SCを配 置する。ビット線コンタク卜の上部にはビット線 BLをワード線と直交する方向 に配置する。蓄積ノードコンタクトの上には凹型の蓄積ノ一ド SNを配置する。 蓄積ノードの内側にはプレート電極 PLが埋め込まれており、これらが容量絶縁 膜 CIを挟んでキャパシタを構成する。本メモリアレーは全てのビット線とヮー ド線の交点に DRAMセルが接続される開放型メモリアレーであり、ヮード線を 2F(F:最小加工寸法)、ビット線ピッチを 3Fまで縮小可能である。本例ではツイ ンセル方式のメモリセルとするために 2個の DRAMセルを一つのメモリセルと して利用する力 MCaのように隣接した 2個の DRAMセルが対になる場合と、 MCbのように離れた 2個の DRAMセルが対になる場合がある。このような 1 交点セルを 2個用いてツインセルを構成するとセルサイズは 12F2乗となり、 2 交点セルを 2個用いる場合よりも面積を低減することができる。また、通常の 1 交点セルと異なり、対となるビット線を同じアレー上に配置できるので、 1交点 セルで問題となるセンス時のノィズが発生しない利点がある。

図 4にサブヮードドライバ SWD及びこれを複数配置して構成されるサブヮ 一ドドライバアレー SWDAの回路図を示す。サブヮードドライバは Nチャネル MOS トランジスタ 2個と Pチャネル MOS トランジスタ 1個で構成される。一 方の Nチャネル MOS トランジスタはゲートにメインヮード線 MWLBが接続 され、ドレインにワード線 WLが接続され、ソースに接地電位 VSSが接続され る。他方の Nチャネル MOS トランジスタはゲートに相補ワードドライバ選択 線 FXB、ドレインにワード線 WLが接続され、ソースに接地電位 VSSが接続 される。 Pチャネル MOS トランジスタはゲートにメインワード線 MWLBが接 続され、ドレインにワード線 WLが接続され、ソースにワードドライバ選択線 FXが接続される。図のように一つの SWDA上に 4組の FXが配線され、一本 の MWLBで選択される 4個の SWDのうちいずれか 1個を選択して 1本の WL が活性化される。またサブヮードドライバ列上部または隣接した領域にメィン

10線対 MIO/MIOBが配線される。

図 5にクロスエリア XPの回路図を示す。クロスエリァは SHR信号ドライノく SHD、 RLIO線プリチャージ回路 RPC、リ一ドゲ一ト RGC、 DSAS線ドライノく DSAD、 WLIO線プリチャージ回路 WPC、ライトゲート WGC、 CS線ドライ ノく CSD、 CS線プリチャージ回路 SPC、 PC信号ドライノく PCD、 FX線ドライバ FXD力 らなる。 SHR信号ドライバにはセンスァンプ分離信号 SHRの相補信号 SHRBが入力され、 SHRを出力する。 RLIO線プリチャージ回路はリードイネ 一ブル信号 REが非活性状態の VSS レベルのときに RLIO線を VPCにプリチ ヤージする。リ一ドゲートは REが活性状態の VCL (外部 VCC レベルと同じ · かまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる)のと きに RLIO線とメイン 10線 MIO/MIOBとを接続する回路である。このときに VPCを VCL/2とするとリードゲートを NMOSだけで構成しても、 NMOSのォ ン電流を大きくとることができるため、 CMOS構成とする場合よりも MIO の 負荷を小さくできて MIO線上の信号を増加することが可能である。また、 VPC が VCL/2でもダイレクトセンスアンプに使われる NMOSのしきい値を下げれ ば、動作に支障はない。 DSAS線ドライノくは REが非活性状態のときには DSAS を VPCにプリチャージし、活性化されたときに VSSに駆動する回路である。 このように DSAS線ドライバをクロスエリアに配置することによりマツト単位 で DSAS線を活性化できるため、選択マツトでのみダイレクトセンスアンプを 活性化することができ、消費電力の低減が可能になる。また、図 2においてァ レー制御回路 ACC部分に集中的に DSAS線ドライバを配置した場合と比較する と、ドライバが分散配置されている効果で DSAS線上の電位の遠近端差が小さ くなり、ダイレクトセンスアンプの場所によるセンス速度のばらつきを低減で きる利点がある。

WLIO線プリチャージ回路はライトイネーブル信号 WEが非活性状態の VSS レベルのときに WLIO線を VDL/2にプリチャージする。ライトゲートは WE が活性状態の VCLレベルのときに WLIO線とメイン 10線 MIO/MIOBとを接 続する回路である。本回路は CMOS構成とすると、 MIO線から WLIO線ヘラ ィトするさいに VCL レベルと VSS レベルを振幅の減少なしで出力することが 可能である。 CS線ドライバはセンスアンプィネーブル信号 SEが活性状態のと きに、 P側共通ソース線 CSPを VDL (ビット線の H レベル)に駆動し、 N側共通 ソース線 CSNを VSSに駆動する回路である。 CS線プリチャージ回路 SPCは プリチャージ信号 PCが活性化されたときに CSP、 CSNを VDL/2にプリチヤ ージする回路である。 PC信号ドライバにはプリチャージ信号 PC の相補信号

PCBが入力され、 PCを出力する。 FX線ドライバには FX線の相補信号 FXB が入力され、 FXを出力する。

図 6にメインアンプ回路 MAを示す。メインアンプは MIOプリチャージ回 路 IPC、負荷回路 LD、トランスファーゲート TGC、MAプリチャージ回路 APC、 ラッチ回路 LTC、 GIOバッファ GB、ライトバッファ WBからなる。 MIOプリ チヤ一ジ回路は MIOプリチヤ一ジ信号 IPが活性化されたときに MIO線を VPC にプリチャージする。負荷回路はトランスファーゲート制御信号 TG が活性ィ匕 され、その相補信号 TGBが VSSになったときに MIO線において負荷として機 能する。トランスファーゲートは TGが活性化されたときに導通し、 MIOとラ ツチ回路とを接続する。メインアンププリチャージ回路はメインアンププリチ ャ一ジ信号 APが活性化されたときにメインァンプ内を VPCにプリチャージす る。ラツチ回路はラツチ信号 LTが活性化されたときに MIOから入力した小振 幅の信号をフル振幅 (VCL、すなわち電源電位、または VSS)まで増幅し保持す る回路である。 GIOバッファは GIOバッフアイネーブル信号 GBEが活性化さ れたときに、ラッチ回路で保持したデータをリ一ド用グ口一バル 10線 GIORに 出力する回路である。ライトバッファ WB はライトバッファィネーブル信号 WBEが活性化されたときに、ライト用グローバル 10線 GIOW上のデータを MIO/MIOBに出力する回路である。

図 7 にリード動作を示すために、図 1 の一部である 2 個のメモリアレー ARY0,1と 3個のセンスアンプ列 SAA0-2に注目してブロック図を示す。本図で はリード用列選択線 RYSを全てのセンスアンプ列で 1個のダイレクトセンスァ ンプ DSAと接続している力 RYSを複数のダイレクトセンスアンプと接続して もよレ、。この場合、その分だけリード用 LIO 对を増やす必要がある。また、 2 対の MIO0/MIOB0と MI01/MIOB1を交互にクロスエリアでリードゲート回路 と接続している。したがってワード線 WL0と RYS0を活性化した場合、センス アンプ列 SAA0及び SAA1にデータが読み出され、これらのデータはそれぞれ RLIO0/RLIOB0 および RLI01/RLIOB1 を介して MIO0/MIOB0 と MI01/MIOB1に読み出される。

図 8の動作波形を用いてリード動作を示す。チップ外部からリードコマンド RDが入力されるとアドレスで指定されたセンスアンプ列 SAA0,1においてセン スアンプ分離信号 SHRとプリチャージ信号 PCが非活性化される。さらにリー ドィネーブル信号 RE が活性化されダイレクトセンスアンプ共通ソース線 DSAS0,1が VSSに駆動される。ここで、列デコーダより RYS0が活性化され るとセンスアンプ列 SAA0、 SAA1ではダイレクトセンスアンプが起動される。 このとき、非選択センスァンプ列 SAA2においては RLI02/RLIOB2と DSAS2 が VPCで同電位であるため、貫通電流が流れない。他の選択されていないセン スアンプも同様に貫通電流が流れなく、消費電流が軽減される。なお、ここで いう同電位とは、 RLI02/RLIOB2と DSAS2の電位差が、それらの線が接続さ れているダイレクトセンスアンプが起動されない程度になっているということ である。また、 RI02/RI02Bと DSASをともにビット線電位 VDL/2から DSASに使 用されている NM0Sのしきい値電圧を引いた値以上の電圧にすることによつても 消費電流を低減することができる。図 1 のブロック図からあきらかなように RYSは多くのセンスアンプ列と接続しているので、本回路方式は動作電流の低 減のために有効である。また、選択されているセンスアンプ列に接続されてい る RLIO/RIOBと共通ソース線 DSASの電位差の絶対値を、非選択センスアン プ列に接続されている RLIO/RIOBと共通ソース線 DSASの電位差の絶対値よ りも大きくすることも貫通電流の低下を防ぐことも可能である。このように、 選択されていないセンスアンプとビット線とを接続するトランジスタのソー ス . ドレイン間を流れる電流を、選択されているセンスアンプとビット線とを 接続するトランジスタのソース · ドレイン間を流れる電流よりも少なくするこ とによっても同様の効果を得ることができる。

行デコーダにおいてメインヮード線 MWLBが VSSに下がり、アレー制御回 路 ACCにおいて FXが活性化されると、選択されたワード線 WL0が VPPに活 性化される。ワード線 WLによって選択されたメモリセルにおいてはセルトラ ンジスタが導通し、ビット線 BL上に信号が読み出される。ここで、メモリセル をツインセル構成としているため、 BL/BLB の一方はビット線のプリチャージ レベルよりも高くなり、他方は低くなる。ビット線上の信号を受けてダイレク トセンスアンプが RLIO/RLIOBを駆動し、 RLIO/RLIOBに電圧差が現れる。

REによりクロスエリアにおいてリードゲートが導通状態になっているため、こ の信号が MIO/MIOBに伝えられる。また、本実施例では RYS0が活性化され DSAS0,1が VSSに駆動された後にヮード線 WLを活性化しているが、 RYS0 及び DSAS0,1を駆動する前に WLを立ち上げることも可能である。これにより 通常のセンスアンプより動作マージンを低減することができる。

この後の動作を図 9で説明する。 REが活性化されるのとほぼ同時にトランス ファーゲ一ト制御信号 TGが活性化されるため、 MIO上の信号はメインアンプ 内でラッチに入力される。ラッチの入力端で十分に信号が大きくなつたタイミ ングで TGが非活性化され、ラッチ信号 LTが活性化されて、データが確定およ ぴ保持される。その後、 GIOバッファィネーブル信号 GBEが活性化されてリー ド用グ口一バル 10線 GIORを介してデータが出力回路 DQCに送られ、 DQに データが出力される。ラッチにおけるデータの確定が終わると、読出しに用い られた RLIO線対、 MIO線対、 DSAS線においてプリチャージが開始される。 このようなダイレクトセンスアンプ以降のデータの読出しと同時にメモリア レーでは再書込み動作が行われる。図 8に示すように P側共通ソース線 CSPが VDLに駆動され、 N側共通ソース線 CSNを VSSに駆動されると、センスアン プ内のリストァ用アンプ CCがビット線を VDLまたは VSSへと増幅する。メ モリセルに十分にデータが書き込まれるタイミングでヮ一ド線が VSSへと非活 性化される。センスアンプ列では PC、 SHRが活性化され、ビット線、コモン ソース線のプリチヤ一ジされてリードサイクルが終了する。したがって、ダイ レクトセンスアンプを用いると、データの読出しと、メモリアレーの再書込み 動作を平行して行うことができるため、ダイレクトセンスアンプをワード線が 活性化するよりも早く起動してデータの読出しを高速化しながら、リストア用 アンプをヮード線が活性化してビット線上にメモリセルからの信号が十分発生 してから起動して信頼性の高レ、再書込み動作を行うことができる。

図 10 にライト動作を示すために、図 1 の一部である 2個のメモリアレー ARY0,1と 3個のセンスアンプ列 SAA0-2に注目してブロック図を示す。本図で はライト用列選択線 WYSを全てのセンスアンプ列で 1個の書き込み回路 WP と接続しているが、 WYS を複数の書き込み回路と接続してもよい。この場合、 その分だけライト用 LIO対を增やす必要がある。また、 2対の MIO0/MIOB0 と MI01/MIOB1交互にクロスエリアでライトゲート回路と接続している。した がってワード線 WL0 と WYS0 を活性化する場合、 MIO0 MIOB0 と MIO 1/MIOB 1上のデータはそれぞれ WLIO0/WLIOB0および WLIO 1/WLIOB 1 を介してセンスアンプ列 SAA0及び SAA1内の書き込み回路からメモリアレー のデータ線およびメモリセルに書き込まれる。

図 11の動作波形を用いてライト動作を示す。チップ外部からライトコマンド WTが入力されると DQからライトデータがとり込まれライト用グロ一パル 10 線 GIOWに出力される。 MIOプリチャージ信号 IPが非活性化され、ライトバ ッファイネ一ブル WBEが活性化されると、 MIO線に書き込みデータが出力さ れる。

この後のアレー動作を図 12で説明する。チップ外部からライトコマンド WT が入力されるとアドレスで指定されたセンスアンプ列 SAA0,1 においてセンス アンプ分離信号 SHRとプリチャージ信号 PCが非活性化される。さらにライト イネ一ブル信号 WEが活性化されてクロスエリアにおいてライトゲートが導通 し、 MIO/MIOBからと WLIO/WLIOBへ書き込みデータが書き込まれる。列デ コーダより WYS0が活性ィ匕されるとメモリアレーのビット線への書き込みが開 始される。このとき、非選択センスァンプ列 SAA2においては WLI02/WLIOB2 が VDL/2のままなので、これらがビット線と接続されても、ビット線と同電位 であるため電流は流れない。これは他の非選択センスアンプ列でも同様である。 図 1のブロック図から明らかなように WYSは多くのセンスアンプ列と接続して いるので、本回路方式は動作電流の低減のために有効である。

行デコーダにおいてメインヮード線 MWLBが VSSに下がり、ァレー制御回 路 ACCにおいて FXが活性化されると、選択されたヮード線 WL0が VPPに活 性化される。ワード線 WLによって選択されたメモリセルにおいてはセルトラ ンジスタが導通し、ビット線からメモリセルへデータが書き込まれる。さらに、 P側共通ソース線 CSPが VDLに駆動され、 N側共通ソース線 CSNを VSSに 駆動されると、センスアンプ内のリストァ用アンプ CCがビット線を VDLまた は VSSへと増幅する。メモリアレーへのデータ書き込みが終了すると、 WEが 非活性化され、 WLIOと MIOが切断され、 WLIOと MIOがプリチャージされ る。メモリセルに十分にデータが書き込まれるタイミングでヮード線が VSSへ と非活性化される。センスアンプ列では PC、 SHRが活性化されてビット線、 コモンソース線のプリチャージされてライトサイクルが終了する。

図 13に第二のセンスアンプ SA回路を示す。本センスアンプでは 2個の SA で一組のダイレクトセンスアンプ DSAと書き込み回路 WPを共用する。このた めに、マルチプレクサ MUX等の選択手段を追加し、 S0、 SIのどちらを選択す る力こよって、 2個の SAのどちらを RLIO/RLIOBまたは WLIO/WLIOBに接 続するかを選択する。トランスファーゲート TGC、プリチャージ回路 PCC、リ ストア用アンプ CC、書き込み回路 WP、ダイレクトセンスアンプ DSAの回路 およびその動作は図 1 で示したものと同様である。本センスアンプでは、図 1 のセンスアンプと同じ効果に加えて、センスアンプ 2個分の領域でダイレクト センスアンプ DSAを配置することが可能なので、ダイレクトセンスアンプ DSA 内の MOS トランジスタのサイズを大きくでき、 RLIO/RLIOB および MIO/MIOBに読み出される信号量を増加できる。このようにセンスアンプ内に マルチプレクサを追加するとビット線の負荷容量が増加するため、ビット線の 信号量が減少してしまう。し力し、本発明では図に示すようにツインセルを用 いているため、ビット線の信号量が通常の DRAMセル 1個を用いた場合の約 2 倍に大きくなつており、マルチプレクサを追加したことによるビット線信号量 減少の影響が小さいという利点がある。

図 14に第三のセンスアンプ SA回路を示す。本センスアンプでは選択線 YS をリードとライトで兼用している。このために書き込み回路 WPの中に列選択 線で制御される MOS トランジスタと直列にライトイネーブル信号 WEで制御 される MOS トランジスタを接続する。リード動作時には WEを非活性化する ので、列選択線 YSが活性化されてもセンスアンプと WLIO/WLIOBが接続さ れない。トランスファーゲート TGC、プリチャージ回路 PCC、リストア用アン プ CC、ダイレクトセンスアンプ DSAの回路およびその動作は図 1で示したも のと同様である。本センスアンプでは図 1のセンスアンプと同じ効果に加えて、 列選択線の本数を図 1 のセンスアンプに比較して半分にできるため、配線ピッ チを広げてプロセスを容易化したり、電源配線数を増加してセンスアンプ動作 を高速化することが可能になる。

図 15に第四のセンスアンプ SA回路を示す。本センスアンプでは図 14のセ ンスアンプにおいて、ダイレクトセンスアンプ DSA内の列選択線 YSで制御さ れる MOS トランジスタ MN2、MN3とビット線がゲートに接続される MOS ト ランジスタ MN0、 MN1の接続点 N0、 N1間にィコライズ MOS トランジスタ MN4を接続する。この MOS トランジスタはプリチャージ信号 PCが活性化さ れたときに導通し、 N0、 N1間をショートする。 MN4を設けていない図 14の センスアンプの動作波形を図 16に示す。リード動作時に YSが非選択であるセ ンスアンプに注目すると、 DSAS力 VSSに駆動されているときは N0、 N1 は VSSである。ビット線 BL、 BLBが VDL、 VSSに増幅された状態で、 DSAS を VPCに復帰させると、 MN0はオン、 MN1はオフしているため、 NOは VPC になるが、 N1は VSSのままとなる。ビット線のプリチャージを行うと、 NOは VPCのままであるが、 N1は MN0のゲートが VDL/2なので、 VDL/2-VTまで しかあがらない。ここで VTは MN1のしきい値電圧である。したがってビット 線がプリチャージされた状態で N0、 N1に電位差が生じてしまう。次の読出し サイクルで DSASが VSSに駆動されると、 N0、 N1は再び VSSまで電位が降 下するが、その際に MN0、 MN1 を介してビット線へ戻るカップリング電圧が BLと BLBとでアンバランスになり、センスアンプに対してノイズとなる。ィ コライズ MOS トランジスタ MN4を追加した図 15のセンスアンプではプリチ ヤージ時の N0、 N1間の電位差をなくすことができるため、動作時のノイズを 低減でき、安定した回路動作を実現できる。

また、図 15のセンスアンプでは書き込み回路 WPの中で、列選択線 YSで制 御される MOS トランジスタ MN7、 MN8とライトイネーブル信号 WEで制御 される MOS トランジスタ MN 5、 MN6 との接続点 N2、 N3間にィコライズ MOS トランジスタ MN9を接続する。この MOS トランジスタはプリチャージ 信号 PCが活性化されたときに導通し、 N2、 N3間をショートする。 MN9を設 けない図 14のセンスアンプの場合、ライト動作時にビット線 BL、: BLBが VDL、 VSSに増幅された状態で WEを VSSに復帰させると、 N2、 N3は VDL、 VSS のまま残される。これらのノードに蓄積された電荷はビット線のプリチャージ 時にも保持されるため、次のライトサイクルで WEが活性化されたときに、 BL、 BLB に対して流出し、正負のノイズを発生させる。したがって、ィコライズ MOS トランジスタ MN9を追加することにより動作時のノイズを低減でき、安 定した回路動作を実現できる。ここで、図 14のセンスアンプの場合には、 WE をプリチャージ時には活性化しておき、リード動作のときだけ非活性化すれば、 MN9を接続しなくても良い。ただし、この場合ワード線が活性化されるよりも 早く WEを非活性化しないと YSが選択されたビット線ではメモリセルからの 読出し信号が MN5-8を介して LIOまで流出してしまう。したがって、図 15の センスアンプにおいてプリチャージ時に WEを非活性化しておき、ライト動作 のときだけ活性化すると動作時のタイミングマージンが緩和される。

なお、図 15ではダイレクトセンスアンプ DSAに接続される列選択線と書き 込み回路 WPに接続される列選択線が共通の場合を示したが、これらが分離さ れていても同様の効果がある。このような場合でも、ライト動作時に WYSおよ び DSASで選択されたセンスアンプのうち一部のセンスアンプでライトを止め るライトマスク動作を行うためには MN 5、 MN6が必要になり、上記のような 問題を解決するために MN9を設けることが有効である。

図 17に第二のメィンァンプ回路 MAを示す。本メィンァンプは MIOプリチ ヤージ回路 IPC、負荷回路 LD、 MAプリチャージ回路 APC、ラッチ回路 LTC、 GIOバッファ GB、ライトバッファ WBからなる。 MIOプリチャージ回路は MIOプリチャージ信号 IPが活性化されたときに MIO線を VPCにプリチヤ一 ジする。負荷回路はリードィネーブル REが活性化され、 REB力 VSSになった ときに MIO線において負荷として機能する。メインアンププリチャージ回路は 相補メインアンププリチャージ信号 APBが VSSになったときにラッチの出力 ノードを VCL (電源電位)にプリチャージする。ラッチ回路はラッチ信号 LT が活性化されたときに MIOから入力した小振幅の信号をフル振幅 (VCLまたは VSS)まで増幅し保持する回路である。本メインアンプのラッチ回路は図 6のメ ィンアンプ内のラツチ回路と異なりゲート入力アンプとクロスカップルを用い ている。したがって MIO線から見た入力容量が小さくなり、メインアンプの入 力信号を大きく取れ、動作速度が速いという利点がある。一方、 MIO レベルが 下がり過ぎると MIOがゲートに入力している MOS トランジスタのコンダクタ ンスが低下し、動作速度が遅くなる問題があるため、動作マージンの点では図 6 の第一のメインアンプが有利である。 GIOバッファおよびライトバッファ WB の構成は図 6のメインアンプと同様である。

図 18に第三のメインアンプ回路 MAを示す。本メインアンプでは図 6の第 一のメインアンプ回路において負荷回路 LDとトランスファーゲート TGCの位 置のみを入れ替えており、他の回路は全く同じである。このようにメイン 10に 対して N型 MOS トランジスタのトランスファーゲートの内側に負荷回路を設 けると、これらがゲート接地アンプとして作用する。従って MIO0/MIOB0に おける信号差が増幅されてラッチの入力 LN、 LNBに伝えられる。したがって ラッチ回路の入力信号が大きくなり、ラッチの動作速度向上、および動作マー ジン拡大という利点がある。

図 19に第四のメインアンプ回路 MAを示す。本メインアンプでは図 18の第 三のメインアンプ回路におけるゲート接地アンプ GAを図 17のラッチ回路 LTC とを組合せたものである。それに加えて LTCと GAの間にソースフォロア回路 SFを設けてインピーダンス変換を行っている。本回路では、ゲート接地アンプ により入力信号をプリアンプ可能であるとともに、ラツチ型アンプの入力容量 が小さいため、信号量を大きくとることができ、高速でマージンの広い動作が 可能であるという利点がある。さらにソースフォロア回路を設けることにより、 ラッチアンプ起動時にラッチアンプの差動 MOS トランジスタから入力端子に 加わるカップリングノイズを低減することができる。また、本メインアンプで はラツチアンプ LTCの入出力が分離されているため、ラツチアンプの出力ノー ドを VCLにプリチャージすることが可能である。したがって、 GIOバッファ内 の NMOSのグートは VSSで力ットオフ状態になるので、 LTが入力されてラッ チがデータを確定する前に GBEを入力して GIOバッファを活性化しておけば、 ラツチのタイミングだけで GIOバッファを駆動できるため、アクセスの高速ィ匕 が可能である。

(実施例 2)

図 20に本発明の第二のローカル 10の接続法を示す。本接続法を用いると一 つのセンスアンプ SA においてダイレクトセンスアンプ DSA と書き込み回路 WPが異なるローカル 10線に接続されている場合に、 2組の LIO線対を用いて、 一つのセンスアンプ列からリード時'ライト時ともに 2 ビットのデータを読み 出すことができる。

このために一つのセンスアンプ列 SAAの中央でセンスアンプをグループ aと グループ bに分割する。グループ aにおいては書き込み回路 WPを一方のロー カル 10線対 LIO0/LIO0Bに接続し、ダイレクトセンスアンプ DSAを他方の口 一カル IO線対 LI01/LIOB1に接続する。グループ bにおいては逆に、書き込 み回路 WPをローカル 10線対 LI01/LI01Bに接続し、ダイレクトセンスアン プ DSAを他方のローカル 10線対 LI01/LIOB1に接続する。

リ一ド時にはグループ a、 bからそれぞれ一本ずつ RYSを活性化すると、グ ループ aのセンスアンプからのデータは LI01、 LIOB1に読み出され、グルー プ bのセンスアンプからのデータは LIO0、 LIOB0に読み出される。ライト時 にはグループ a、 bからそれぞれ一本ずつ WYSを活性化すると、グループ aの センスアンプには LIO0、 LIOB0を用いてデータを書き込むことができ、ダル ープ bのセンスアンプには LI01、 LIOB1を用いてデータを書き込むことがで きる。これに対して、図 7において複数の RYSを活性化すると、複数のセンス アンプから読み出されたデータが同一 LIO 上で衝突してしまう。また、図 10 において複数の WYSを活性化すると、同一のデータが複数のセンスアンプに書 き込まれてしまう。したがって、図 20に示す本発明のローカル 10の接続法に よれば、 LIO 線の配線本数を増やさずに、一つのセンスアンプ列から読み出し または書き込み可能なビット数を 2倍に増加することができる。

(実施例 3)

図 21に本発明の第二のデータパス構成を示す。本発明のデータパスにおいて はローカル 10線とメイン 10線の接続部にオフセット補償サブアンプを配置す ることにより、ダイレクトセンスアンプ自体にはオフセット補償を持たせずに、 ダイレクトセンスアンプのオフセットを補償することができる。メモリアレー ARY、センスアンプ SAは図 1に示すものと同じであるが、その一部だけを取 り出して示している。本発明で異なるのはクロスエリア XPにサブアンプ BAを 備えることである。クロスエリアのその他の回路は図 5と同様なので図 21では 省略している。

図 22の動作波形を用いて本発明のデータパスの動作を示す。リードコマンド RDが入力されるとプリチャージ信号 PCが VSSに非活性化される。これとほ ぼ同時にリ一ドィネーブル信号 REが VCLに、 REBが VSSに活性化され、サ ブアンプ BAが起動される。さらに、 DSASが VPCから VSSへと駆動され、 ダイレクトセンスアンプ DSAが活性化される。このときに DSAの入力である ビット線はまだ VDL/2にプリチャージされたままであるので、リード用列選択 線 RYSが活性化されるとリード用ローカル 10線 RLIO/RLIOBにはダイレクト センスアンプのオフセットに相当する信号が発生する。この時点では補償信号 CPが VCLであり、 LIOとデカップリング容量で接続されたサブアンプの入力 端子 GT、 GBは出力端子とショートされ、オフセット補償電位に固定されてい る。サブアンプ自体のオフセットはこの時点で補償される。

続いて、 CPを VSSに非活性化し、サブアンプを増幅可能な状態にした後、 ワード線 WLを活性化し、ビット線 BL/BLB間にメモリセルからの信号を発生 させる。ダイレクトセンスアンプはこれを増幅して RLIO、 RLIOBに信号を出 力するが、このとき GT、 GBにはデカップリングコンデンサを介して信号が発 生するため、オフセット補償電位に RLIO、 RLIOBの変化分が加わった電圧が 発生する。したがって CPが VSSに落とされた瞬間の RLIO、 RLIOB間の電位 差を基準とした信号が発生するので、ダイレクトセンスアンプのオフセット分 を取り除いた正味の RLIO信号が得られる。したがって、ダイレクトセンスァ ンプのオフセットが補償されることになる。サブアンプは GT、 GBの電位差を 増幅し MIO、 MIOBに出力する。

このようにオフセット補償を行うためには、デカツプリング容量とパストラ ンジスタが必要になるが、これを個々のダイレクトセンスアンプに設けるとセ ンスアンプの面積が非常に大きくなつてしまう。本発明のデータパス構成を用 いると、チップサイズを小さく保ちながら読出し時の動作マージンを拡大する ことができる。

以上に述べた本発明は DRAM,SRAM等の高速なランダムアクセスメモリ、 特にメモリセルからビット線に読み出された信号をゲート入力アンプで高速に 周辺回路へ伝送するメモリで利用可能である。しかしながら、 FLASH、FERAM、 MRAM等の不揮発メモリにおいても、読出しを高速化するために本発明を利用 可能である。また、マイクロプロセッサや DSP等のロジックチップに内蔵され るオンチップメモリでは、クロック周波数の向上に伴ったアクセス時間の高速 化が要求されるため、単体メモリよりも速度向上の要求が強く、本発明を適用 することが有効である。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明した力 s、 本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。

本発明によって得られる主な効果は以下の通りである。

第一にランダムアクセスメモリにおいてダイレクトセンスアンプが選択的に 活性化可能となるため、読出し動作時の消費電力を大幅に低減できる。また、 そのときにローカル 10線の負荷容量を低減できるため、読出し速度が高速化可 能である。また読出し動作におけるローカル 10線の負荷容量のデータパターン 依存性が低減され、製造後の試験が容易になる。

第二に高速動作を行う際のダイレクトセンスアンプにおけるノイズが低減さ れ、動作マージンを拡大することである。第三にチップサイズを増加させずに、 一つのメモリアレーから読み出されるビット数を倍増させることが可能になる。

産業上の利用可能性

本発明は DRAM,SRAM等の高速なランダムアクセスメモリ、特にメモリセ ルからビット線に読み出された信号をグート入力アンプで高速に周辺回路へ伝 送するメモリで利用可能である。また、 FLASH、 FERAM、 MRAM等の不揮発 メモリにおいても、読出しを高速化するために本発明を利用可能である。また、 メモリ単体チップだけでなく、マイクロプロセッサや DSP等のロジックチップ に内蔵されるオンチップメモリにも適用可能である。