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1. WO2004042821 - 半導体記憶装置

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[ JA ]

請 求 の範囲

1 . 第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方向に延 伸される第 1および第 2のビット線と、上記ヮード線と上記第 1および第 2の ビット線とに接続されるメモリセルと、上記メモリセルから読み出される情報 を増幅する増幅回路と、上記増幅回路より読み出された情報を受ける第 1及び 第 2の I O線と、上記増幅回路を制御するソース線とをそれぞれ有する第 1及 び第 2の領域と、

上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、

上記増幅回路は、第 1乃至第 4の MO S トランジスタを具備し、

上記第 1の MO S トランジスタのゲートは、上記第 1のビット線と接続され、 上記第 2の MO S トランジスタのゲートは、上記第 2のビット線に接続され、 上記第 1及び第 2の MO Sトランジスタのソースは、上記ソース線に接続され、 上記第 3の MO S トランジスタのドレインは、上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、上記第 2の I O線に接続され、 上記第 1及び第 2の領域に具備される増幅回路に含まれる上記第 3及び第 4 の MO S トランジスタのゲートは、上記列選択線に共通に接続され、

上記第 1の MO S トランジスタのドレインは、上記第 3の MO Sトランジスタ のソースと接続され、

上記第 2の MO S トランジスタのドレインは、上記第 4の MO S トランジス タのソースと接続され、

第 1の状態において、上記第 1の領域に含まれる第 1及び第 2の I O線の電 位は、上記第 1の領域に含まれるソース線の電位よりも高く、上記第 2の領域 に含まれる第 1及び第 2の I O線とソース線は同電位である半導体記憶装置。

2 . 第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方向に延 伸される第 1および第 2のビット線と、上記ヮード線と上記第 1および第 2の ビット線とに接続されるメモリセルと、上記メモリセルから読み出される情報 を増幅する增幅回路と、上記増幅回路より読み出された情報を受ける第 1及び 第 2の I O線と、上記増幅回路を制御するソース線とをそれぞれ有する第 1及 び第 2の領域と、

上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、

上記増幅回路は、第 1乃至第 4の MO S トランジスタを具備し、

上記第 1の MO S トランジスタのゲートは、上記第 1のビット線と接続され、 上記第 2の MO S トランジスタのゲートは、上記第 2のビット線に接続され、 上記第 1及び第 2の MO Sトランジスタのソースは、上記ソース線に接続され、 上記第 3の MO S トランジスタのドレインは、上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、上記第 2の I O線に接続され、 上記第 1及び第 2の領域に具備される増幅回路に含まれる上記第 3及び第 4 の MO S トランジスタのゲートは、上記列選択線に共通に接続され、

上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、

上記第 2の MO S トランジスタのドレインは、上記第 4の MO S トランジス タのソースと接続され、

第 1の状態において、上記第 1の領域に含まれる第 1及び第 2の I O線の電位 は、上記第 1の領域に含まれるソース線の電位よりも高く、

上記第 2の領域に含まれる第 1及び第 2の 10線の電位と上記ソース線の電位 は、上記第 1及び第 2のビット線の電位より上記第 1及び第 2の MOS トランジ スタのしきレ、値電圧を引いた値の絶対値である半導体記憶装置。

3 . 上記第 1状態において、上記第 1の領域に含まれるメモリセルより情報が 読み出される請求項 1または請求項 2記載の半導体記憶装置。

4 . 上記第 1の領域は、上記増幅回路を複数と、上記ソース線を駆動するソー ス線ドライバとを具備し、

上記第 1の領域に含まれる上記複数の増幅回路は、上記ソース線に共通に接続 され、

上記ソース線ドライバは、上記複数の増幅回路を具備するセンスアンプ列と、 上記ヮード線を駆動するワードドライパを複数具備するワードドライバ列とに 囲まれた領域に配される請求項 1または請求項 2記載の半導体記憶装置。

5 . 上記複数の増幅回路は、上記第 1及び第 2の I O線に共通に接続され、 上記第 1及び第 2の I O線には、上記複数の増幅回路のオフセットを補償する 第 2の増幅回路が接続される請求項 1乃至請求項 4記載の半導体記憶装置。 6 . 上記増幅回路は、第 5の MO S トランジスタをさらに具備し、

上記第 5の MO S トランジスタのソースは、上記第 2の MO S トランジスタ のドレインと接続され、上記第 5の MO S トランジスタのドレインは、上記第 1の MO S トランジスタのドレインと接続され、上記第 5の MO S トランジス タのゲートは、プリチヤ一ジ信号に制御される請求項 1または請求項 2記載の 半導体記憶装置。

7 . 上記第 1の領域は、上記メモリセルに情報を書き込む書き込み回路と、上 記書き込み回路を選択する書き込み列選択線と、上記書き込み回路を制御する 書き込み制御信号線と、上記書き込み回路に接続される書き込み 10線対とをさ らに具備し、

上記書き込み回路は、第 6乃至第 9の MOS トランジスタをさらに具備し、 上記第 6及び第 7の MOS トランジスタのゲートは、上記書き込み列選択線に 接続され、上記第 6の MOS トランジスタのドレインは、上記書き込み 10線対 の一方に接続され、上記第 7の MOS トランジスタのドレインは、上記書き込み 10線対の他方に接続され、

上記第 8及び第 9の MOS トランジスタのゲートは、上記書き込み制御信号線 と接続され、上記第 8 MOS トランジスタのソースは、上記第 1のビット線と接 続され、上記第 9の MOS トランジスタのソースは、上記第 2のビット線と接続 され、

上記第 6の MOS トランジスタのソースは、上記第 8の MOS トランジスタの ドレインと接続され、上記第 7の MOS トランジスタのソースは、上記第 9の MOS トランジスタのドレインと接続される請求項 1または請求項 2記載の半 導体記憶装置。

8 . 上記書き込み列選択線は、上記列選択線と接続される請求項 7記載の半導 体記憶装置。

9 . 上記書き込み回路は、第 1 0の MOS トランジスタをさらに具備し、 上記第 1 0の MOS トランジスタのソースは、上記第 6の MOS トランジスタ のソースと接続され、上記第 1 0の MOS トランジスタのドレインは、上記第 7 の MOS トランジスタのソースと接続され、上記第 1 0の MOS トランジスタの ゲートは、プリチヤ一ジ信号に制御される請求項 7または請求項 8記載の半導 体記憶装置。

1 0 . 第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方向に 延伸される複数のビット線対と、上記ワード線と上記複数のビット線対に接続 される複数のメモリセルと、上記メモリセルから読み出される情報を增幅する 増幅回路と、上記増幅回路より読み出された情報を受ける第 1及び第 2の I O 線と、上記増幅回路を制御するソース線と、上記增幅回路に入力される信号を 選択する選択手段とをそれぞれ有する第 1及び第 2の領域と、

上記第 1及び第 2の領域に共通して接続され、上記第 2方向に延伸される列選 択線とを具備する半導体記憶装置において、

上記增幅回路は、第 1乃至第 4の MO S トランジスタを具備し、

上記第 1及び第 2の MO S トランジスタのゲートは、上記選択手段の入力を受 け、上記第 1及び第 2の MO S トランジスタのソースは、上記ソース線に接続 され、

上記第 3の MO S トランジスタのドレインは、上記第 1の I O線に接続され、 上記第 4の MO S トランジスタのドレインは、上記第 2の I O線に接続され、 上記増幅回路にそれぞれ含まれる上記第 3及び第 4の M O S トランジスタの ゲートは、上記列選択線に共通に接続され、

上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、

上記第 2の MO S トランジスタのドレインは、上記第 4の MO S トランジス タのソースと接続され、

上記選択手段は、上記複数のビット線对の信号を入力される半導体記憶装置。

1 1 . 上記半導体記憶装置は、第 1の状態において、上記第 1の領域に含まれ る第 1及び第 2の 10線の電位は、上記第 1の領域に含まれる上記ソース線の電 位よりも高く、

上記第 2の領域に含まれる第 1及び第 2の 10線とソース線の電位は、上記第 2の領域に含まれる複数のビット線対の電位から上記第 3及び第 4の MOS ト ランジスタの閾値電圧を引いた値の絶対値以上である請求項 1 0記載の半導体

1 2 .上記メモリセルは、 2個のトランジスタと 2個のキャパシタとを具備し、 上記選択手段は、マルチプレクサである請求項 1 0または請求項 1 1記載の半 導体記憶装置。

1 3 . 第 1方向に延伸されるワード線と、上記第 1方向と交差する第 2方向に 延伸され第 1及び第 2のビット線を含む複数のビット線と、上記ヮード線と上 記複数のビット線に接続される複数のメモリセルと、上記メモリセルより読み 出される情報を増幅する增幅回路と上記メモリセルに情報を書き込む書き込み 回路とをそれぞれ具備する第 1及び第 2の回路列と、上記回路列と接続され上 記第 1方向に延伸される第 1及び第 2の I O線対と、上記増幅回路に接続され るソース線とをそれぞれ具備する第 1及び第 2の領域と、

上記第 1及び第 2の領域に共通して接続される第 1及び第 2の読み出し列選 択線と第 1及び第 2の書き込み列選択線とを具備する半導体記憶装置において、 上記第 1及び第 2の読み出し列選択線と第 1及び第 2の書き込み列選択線は 上記第 2方向に延伸され、

上記第 1及び第 2の回路列に具備される増幅回路の各々は、第 1乃至第 4の M O Sトランジスタを具備し、

上記第 1の MO S トランジスタのゲートは、上記第 1のビット線に接続され、 上記第 2の MO S トランジスタのゲートは、上記第 2のビット線に接続され、 上記第 1及び第 2の MO S トランジスタのソースは、上記ソース線に接続され、 上記第 1の MO S トランジスタのドレインは、上記第 3の MO S トランジスタ のソースと接続され、

上記第 2の MO S トランジスタのドレインは、上記第 4の MO S トランジスタ のソースと接続され、

上記第 1の回路列に含まれる増幅回路の第 3の MO S トランジスタのドレイ ンは、上記第 2の回路列に含まれる書き込み列選択線と接続される第 1の I O 線対の一方に接続され、上記第 4の MO S トランジスタのドレインは、上記第 2の回路列に含まれる書き込み回路と接続される第 1の I O線対の他方に接続 され、

上記第 2の回路列に含まれる増幅回路の第 3の MO S トランジスタのドレイ ンは、上記第 1の回路列に含まれる書き込み回路に接続される第 2の I O線対 の一方に接続され、上記第 4の MO S トランジスタのドレインは、上記第 1の 回路列に含まれる書き込み回路と接続される第 2の I O線対の他方に接続され、 上記第 1の回路列に含まれる書き込み回路は、上記第 1の書き込み列選択線と 接続され、

上記第 2の回路列に含まれる書き込み回路は、上記第 2の書き込み列選択線と 接続され、

上記第 1の領域に含まれる上記第 1の回路列の増幅回路の第 3及び第 4の M O S トランジスタのゲートと、上記第 2の領域に含まれる上記第 1の回路列の 増幅回路の第 3及び第 4の MO Sトランジスタのゲートとは、上記第 1の読み 出し列選択線に共通に接続され、

上記第 1の領域に含まれる上記第 2の回路列の増幅回路の第 3及び第 4の M O S トランジスタのゲートと、上記第 2の領域に含まれる上記第 2の回路列の 増幅回路の第 3及ぴ第 4の MO S トランジスタのゲートとは、上記第 2の読み 出し列選択線に共通に接続され、

第 1の状態にぉレ、て、上記第 1及び第 2の読み出し列選択線が活性化され、 上記第 1の領域に含まれる第 1及び第 2の I O線対の電位は、上記第 1の領域 に含まれるソース線の電位よりも高く、

上記第 2の領域に含まれる第 1及び第 2の I O線対とソース線は同電位であ る、もしくは、上記第 2の領域に含まれる第 1及び第 2の 10線の電位と上記ソ ース線の電位は、上記第 1及び第 2のビット線の電位より上記第 1及び第 2の MOS トランジスタのしきい値電圧を引いた値の絶対値である半導体記憶装置。 1 4 . 第 1及び第 2の Nチャネル MOS トランジスタと第 1及び第 2の Pチヤ ネル MOS トランジスタとを具備する第 1の増幅回路と、メモリセノレより読み出 された情報を電源電圧振幅まで増幅する第 2の増幅回路とを具備する半導体記 憶装置において、

上記第 1の Nチャネル MOS トランジスタのゲートと、上記第 2の Nチヤネ ル MOS トランジスタのゲートとは、第 1の電源電位に接続され、上記第 1の N チャネル MOS トランジスタのソースは、第 1の入力端子に接続され、上記第 2 の Nチャネル MOS トランジスタのソースは、第 2の入力端子に接続され、 上記第 1の Pチャネル MOS トランジスタのゲートと、上記第 2の Pチヤネ ル MOS トランジスタのゲートとは、接地電位に接続され、上記第 1の Pチヤ ネル M0S トランジスタのソースと、上記第 2の Pチャネル MOS トランジスタ のソースとは、上記第 1の電源電位に接続され、

上記第 1の Nチャネル MOS トランジスタのドレインは、上記第 1の Pチヤ ネル MOS トランジスタのドレインと接続され、上記第 2の Nチャネル MOS トランジスタのドレインは、上記第 2の Nチャネル MOS トランジスタのドレ インと接続され、

上記第 1及び第 2の Nチャネル MOS トランジスタは、上記第 1及び第 2の P チャネル MOS トランジスタよりも先に上記メモリセルより読み出された情報 の入力を受ける半導体記憶装置。

1 5 . 上記半導体記憶装置は、第 3乃至第 6の Nチャネル MOS トランジスタ を具備する第 1の回路をさらに有し、

上記第 3の Nチャネル MOS トランジスタのゲートは、上記第 1の Pチヤネ ル MOS トランジスタのドレインと接続され、上記第 4の Nチャネル MOS ト ランジスタのゲートは、上記第 2の Pチャネル MOS トランジスタのドレイン と接続され、

上記第 3の Nチャネル MOS トランジスタのソースと、上記第 4の Nチヤネ ル MOS トランジスタのソースとは、上記第 2の増幅回路に接続され、

上記第 3の Nチャネル MOS トランジスタのドレインと、上記第 4の Nチヤ ネル MOS トランジスタのドレインとは、上記第 1の電源電位に接続され、 上記第 5の Nチャネル MOS トランジスタのゲートと、上記第 6の Nチヤネ ル MOS トランジスタのゲートとは、第 2の電源電位に接続され、

上記第 5の MOS トランジスタと、上記第 6の MOS トランジスタのドレイン とは、上記第 2の増幅回路に接続され、

上記第 5の MOS トランジスタのソースと、上記第 6の MOS トランジスタの ソースとは、接地電位に接続される請求項 14記載の半導体記憶装置。