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1. WO2004042821 - 半導体記憶装置

公開番号 WO/2004/042821
公開日 21.05.2004
国際出願番号 PCT/JP2002/011659
国際出願日 08.11.2002
予備審査請求日 08.11.2002
IPC
G11C 7/06 2006.01
G物理学
11情報記憶
C静的記憶
7デジタル記憶装置に情報を書き込みまたはデジタル記憶装置から情報を読み出す機構
06センス増幅器;関連回路
G11C 11/4097 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
4063周辺回路,例.アドレス用,デコード用,駆動用,書込み用,センス用,またはタイミング用
407電界効果型のメモリ・セル用の周辺回路
409読出し-書込み回路
4097ビット線編成,例.ビット線レイアウト,折返しビット線
CPC
G11C 11/4087
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
408Address circuits
4087Address decoders, e.g. bit - or word line decoders; Multiple line decoders
G11C 11/4091
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4091Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
G11C 11/4094
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4094Bit-line management or control circuits
G11C 11/4096
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
G11C 11/4097
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4097Bit-line organisation, e.g. bit-line layout, folded bit lines
G11C 2207/002
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
002Isolation gates, i.e. gates coupling bit lines to the sense amplifier
出願人
  • HITACHI, LTD. [JP]/[JP] (AllExceptUS)
  • ELPIDA MEMORY, INC. [JP]/[JP] (AllExceptUS)
  • HITACHI ULSI SYSTEMS CO., LTD. [JP]/[JP] (AllExceptUS)
  • SEKIGUCHI, Tomonori [JP]/[JP] (UsOnly)
  • MIYATAKE, Shinichi [JP]/[JP] (UsOnly)
  • SAKATA, Takeshi [JP]/[JP] (UsOnly)
  • TAKEMURA, Riichiro [JP]/[JP] (UsOnly)
  • NODA, Hiromasa [JP]/[JP] (UsOnly)
  • KAJIGAYA, Kazuhiko [JP]/[JP] (UsOnly)
発明者
  • SEKIGUCHI, Tomonori
  • MIYATAKE, Shinichi
  • SAKATA, Takeshi
  • TAKEMURA, Riichiro
  • NODA, Hiromasa
  • KAJIGAYA, Kazuhiko
代理人
  • TSUTSUI, Yamato
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR MEMORY
(FR) MEMOIRE A SEMI-CONDUCTEUR
(JA) 半導体記憶装置
要約
(EN)
A direct sense amplifier isolates an MOS transistor serving as a differential pair having a gate being connected with a bit line from an RLIO line by inserting an MOS transistor being controlled by a column select line arranged in the direction of the bit line between them and connects the source of the MOS transistor serving as a differential pair with a common source line arranged in the direction of the word line. Power consumption is reduced greatly at the time of read operation by activating the direct sense amplifier only at a select mat through the column select line and the common source line. Higher−rate reading operation is realized by isolating the parasitic capacitance of the MOS transistor serving as a differential pair from a local IO line thereby reducing the load capacity of the local IO line, and test after fabrication is facilitated by reducing the data pattern dependency of the load capacity of the local IO line during the reading operation.
(FR)
Selon l'invention, un amplificateur de détection à action directe isole un transistor MOS utilisé comme une paire différentielle, dont une grille est connectée à un canal bit d'une ligne RLIO, par insertion d'un transistor MOS commandé par une ligne de sélection de colonne arrangée dans la direction du canal bit. L'amplificateur de détection à action directe connecte ensuite la source du transistor MOS utilisé comme paire différentielle à une ligne de source commune arrangée dans la direction du canal mot. La consommation d'énergie est fortement réduite au moment de l'opération de lecture, grâce à l'activation de l'amplificateur de détection à action directe qui intervient uniquement au niveau d'un transistor alliage choisi, par le biais de la ligne de sélection de colonne et la ligne de source commune. Une opération de lecture à plus grande vitesse est réalisée par isolement de la capacité parasite du transistor MOS, utilisé comme paire différentielle, de la ligne d'E-S locale, ce qui diminue la charge nominale de cette dernière. L'essai consécutif à la fabrication est ainsi facilité par réduction de la dépendance au schéma des données de la charge nominale de la ligne d'E-S locale pendant l'opération de lecture.
(JA)
本発明のダイレクトセンスアンプはビット線がゲートに接続される差動対として働くMOSトランジスタとRLIO線の間にビット線方向に配線された列選択線で制御されるMOSトランジスタを入れて分離し、さらに差動対として働くMOSトランジスタのソースをワード線方向に配線された共通ソース線に接続する。読出し動作時には、列選択線と、共通ソース線により、選択マットにおいてだけダイレクトセンスアンプを活性化することにより、読出し動作時の消費電力を大幅に低減する。また、差動対として働くMOSトランジスタの寄生容量をローカルIO線から分離してローカルIO線の負荷容量を低減し、読出し速度の高速化を行う。また読出し動作におけるローカルIO線の負荷容量のデータパターン依存性を低減し、製造後の試験を容易化する。
国際事務局に記録されている最新の書誌情報