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1. WO2004038917 - 半導体集積回路

公開番号 WO/2004/038917
公開日 06.05.2004
国際出願番号 PCT/JP2002/011072
国際出願日 25.10.2002
予備審査請求日 25.10.2002
IPC
H03K 3/037 2006.01
H電気
03基本電子回路
Kパルス技術
3電気的パルスの発生回路;単安定回路,双安定回路,多安定回路
02パルスの発生に用いられる回路形式または手段によって特徴づけられた発生器
027内部または外部正帰還をもつ,論理回路を用いるもの
037双安定回路
CPC
H03K 3/0372
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02Generators characterised by the type of circuit or by the means used for producing pulses
027by the use of logic circuits, with internal or external positive feedback
037Bistable circuits
0372of the master-slave type
出願人
  • RENESAS TECHNOLOGY CORP. [JP]/[JP] (AllExceptUS)
  • SHIMAZAKI, Yasuhisa [JP]/[JP] (UsOnly)
発明者
  • SHIMAZAKI, Yasuhisa
代理人
  • TAMAMURA, Shizuyo
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
(JA) 半導体集積回路
要約
(EN)
A semiconductor integrated circuit arranged at the front and back state of a combination logical circuit and having a latch circuit capable of latching input data according to a clock signal from a clock pulse generator. It is possible to eliminate the affect of indeterminateness of the clock edge by setting the signal transfer delay time Tcq in the latch circuit based on the rise of the clock pulse, the setup time Tsetup in the latch circuit, the signal transfer delay time Tdq from the input terminal to the output terminal of the latch circuit, indeterminateness at the rise edge of the clock pulse ± Tskew1, indeterminateness at the trailing edge of the clock pulse ± Tskew2, and the pulse width Tw of the clock pulse so as to satisfy the relationship of Tw ≥ Tcq + Tsetup + Tskew1 + Tskew2 − Tdq.
(FR)
L'invention concerne un circuit intégré semi-conducteur agissant sur les flancs avant et arrière d'un signal de synchronisation soumis à un circuit logique combinatoire, et qui comporte un circuit de verrouillage permettant de verrouiller des données d'entrée selon un signal d'horloge provenant d'un générateur d'impulsions d'horloge. On peut supprimer les conséquences de l'état indéterminé du front d'impulsion d'horloge en fixant le retard de transfert du signal Tcq dans le circuit de verrouillage en fonction de la montée de l'impulsion d'horloge, le temps de positionnement Tsetup dans le circuit de verrouillage, le retard de transfert du signal Tdq entre la borne d'entrée et la borne de sortie du circuit de verrouillage, l'état indéterminé du flanc avant de l'impulsion d'horloge ? Tskew1, l'état indéterminé du flanc arrière de l'impulsion d'horloge Tskew2, et la largeur d'impulsion Tw de l'impulsion d'horloge de manière à satisfaire la relation suivante : Tw $m(G) Tcq + Tsetup + Tskew1 + Tskew2 Tdq.
(JA)
not available
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