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1. WO2004021450 - ゲート電極及びその製造方法

公開番号 WO/2004/021450
公開日 11.03.2004
国際出願番号 PCT/JP2003/009865
国際出願日 04.08.2003
IPC
H01L 21/027 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
027その後のフォトリソグラフィック工程のために半導体本体にマスクするもので,グループH01L21/18またはH01L21/34に分類されないもの
H01L 21/28 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
28H01L21/20~H01L21/268に分類されない方法または装置を用いる半導体本体上への電極の製造
H01L 29/423 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
40電極
41その形状,相対的大きさまたは配置に特徴のあるもの
423整流,増幅またはスイッチされる電流を流さないもの
CPC
H01L 21/0272
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
0271comprising organic layers
0272for lift-off processes
H01L 21/28
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
H01L 29/42316
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
40Electrodes ; ; Multistep manufacturing processes therefor
41characterised by their shape, relative sizes or dispositions
423not carrying the current to be rectified, amplified or switched
42312Gate electrodes for field effect devices
42316for field-effect transistors
出願人
  • FUJITSU LIMITED [JP]/[JP] (AllExceptUS)
  • MAKIYAMA, Kozo [JP]/[JP] (UsOnly)
  • NOZAKI, Koji [JP]/[JP] (UsOnly)
発明者
  • MAKIYAMA, Kozo
  • NOZAKI, Koji
代理人
  • HIROTA, Koichi
優先権情報
2002-24939028.08.2002JP
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) GATE ELECTRODE AND ITS FABRICATING METHOD
(FR) ELECTRODE GRILLE ET SON PROCEDE DE FABRICATION
(JA) ゲート電極及びその製造方法
要約
(EN) A method for fabricating a micro gate electrode by reducing the dimensions of an opening formed by a conventional electron beam lithography by increasing the thickness of the opening. The method comprises a multilayer resist forming step of forming a multilayer resist including an electron beam resist layer as a lowermost layer on a gate electrode forming surface, an opening forming step of forming an opening extending through the other layers than the lower most layer, a gate electrode opening forming step of forming an opening for a gate electrode in the lowermost layer, a gate electrode opening reducing step of selectively reducing the opening for the gate electrode, and a gate electrode forming step of forming the gate electrode in the opening for the gate electrode. The gate electrode opening reducing step of a preferable mode is such that a material for increasing the thickness of a resist pattern is applied to the surface of the lowermost layer at least once to reduce the dimensions of the opening for the gate electrode. Another preferable mode includes an electron beam directing step of directing an electron beam to the vicinity of the opening for the gate electrode before the gate electrode opening reducing step.
(FR) L'invention concerne un procédé de fabrication d'une micro-électrode grille par réduction des dimensions d'une ouverture formée par lithographie par faisceau électronique classique par augmentation de l'épaisseur de l'ouverture. Ledit procédé consiste en une étape de formation d'une réserve multicouche comportant une couche de réserve de faisceau électronique comme couche inférieure sur une surface de formation d'électrode grille, une étape de formation d'une ouverture traversant les couches autres que la couche inférieure, une étape de formation d'une ouverture pour une électrode grille dans la couche inférieure, une étape de réduction de manière sélective de l'ouverture pour l'électrode grille, et une étape de formation de l'électrode grille dans ladite ouverture. L'étape de réduction de l'ouverture de l'électrode grille d'un mode préféré est telle qu'un matériau destiné à augmenter l'épaisseur d'un motif de réserve est appliqué à la surface de la couche inférieure au moins une fois pour réduire les dimensions de l'ouverture pour l'électrode grille. Dans un mode préféré, une étape d'orientation du faisceau électronique consiste à diriger ce dernier au voisinage de l'ouverture pour l'électrode grille avant de procéder à l'étape de la réduction de ladite ouverture.
(JA)  本発明は、通常の電子線描画により形成した開口を厚肉化して開口寸法を縮小することにより、微細ゲート電極を効率的に製造可能な方法を提供することを目的とする。本発明のゲート電極の製造方法は、ゲート電極形成面上に、最下層に電子線レジスト層を含む積層レジストを形成する積層レジスト形成工程、最下層以外の層に開口を形成する開口形成工程、最下層にゲート電極用開口を形成するゲート電極用開口形成工程、ゲート電極用開口を選択的に縮小させるゲート電極用開口縮小工程、ゲート電極用開口にゲート電極を形成するゲート電極形成工程とを含む。ゲート電極用開口縮小工程が、最下層の表面にレジストパターン厚肉化材料を塗付してゲート電極用開口の開口寸法を縮小させる処理を少なくとも1回行う工程である態様、ゲート電極用開口縮小工程の前に、ゲート電極用開口の近傍に電子線を入射させる電子線入射工程を含む態様等が好ましい。
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