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1. KR1020050084934 - SEMICONDUCTOR MEMORY

官庁 大韓民国
出願番号 1020057007903
出願日 04.05.2005
公開番号 1020050084934
公開日 29.08.2005
特許番号 1005979100000
特許付与日 10.07.2006
公報種別 B1
IPC
G11C 7/06
G物理学
11情報記憶
C静的記憶
7デジタル記憶装置に情報を書き込みまたはデジタル記憶装置から情報を読み出す機構
06センス増幅器;関連回路
G11C 11/407
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
4063周辺回路,例.アドレス用,デコード用,駆動用,書込み用,センス用,またはタイミング用
407電界効果型のメモリ・セル用の周辺回路
G11C 11/409
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
4063周辺回路,例.アドレス用,デコード用,駆動用,書込み用,センス用,またはタイミング用
407電界効果型のメモリ・セル用の周辺回路
409読出し-書込み回路
H01L 27/108
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
108ダイナミックランダムアクセスメモリ構造
出願人 KABUSHIKI KAISHA HITACHI SEISAKUSHO(D/B/A HITACHI, LTD.)
ELPIDA MEMORY, INC.
HITACHI ULSI SYSTEMS CO., LTD.
가부시키가이샤 히타치세이사쿠쇼
엘피다 메모리, 아이엔씨.
가부시키가이샤 히타치초엘에스아이시스템즈
発明者 SEKIGUCHI TOMONORI
세끼구찌, 도모노리
MIYATAKE SHINICHI
미야따께, 신이찌
SAKATA TAKESHI
사까따, 다께시
TAKEMURA RIICHIRO
다께무라, 리이찌로
NODA HIROMASA
노다, 히로마사
KAJIGAYA KAZUHIKO
가지가야, 가즈히꼬
代理人 장수길
구영창
発明の名称
(EN) SEMICONDUCTOR MEMORY
(KO) 반도체 기억 장치
要約
(EN)

A direct sense amplifier isolates an MOS transistor serving as a differential pair having a gate being connected with a bit line from an RLIO line by inserting an MOS transistor being controlled by a column select line arranged in the direction of the bit line between them and connects the source of the MOS transistor serving as a differential pair with a common source line arranged in the direction of the word line. Power consumption is reduced greatly at the time of read operation by activating the direct sense amplifier only at a select mat through the column select line and the common source line. Higher-rate reading operation is realized by isolating the parasitic capacitance of the MOS transistor serving as a differential pair from a local IO line thereby reducing the load capacity of the local IO line, and test after fabrication is facilitated by reducing the data pattern dependency of the load capacity of the local IO line during the reading operation.

© KIPO & WIPO 2007

(KO)
본 발명의 다이렉트 센스 앰프는 비트선이 게이트에 접속되는 차동쌍으로서 작용하는 MOS 트랜지스터와 RLIO선 사이에 비트선 방향으로 배선된 열 선택선으로 제어되는 MOS 트랜지스터를 넣어서 분리하고, 또한 차동쌍으로서 작용하는 MOS 트랜지스터의 소스를 워드선 방향으로 배선된 공통 소스선에 접속한다. 읽어 내기 동작시에는, 열 선택선과 공통 소스선에 의해 선택 매트에 있어서만 다이렉트 센스 앰프를 활성화함으로써, 읽어 내기 동작시의 소비 전력을 대폭적으로 저감한다. 또한, 차동쌍으로서 작용하는 MOS 트랜지스터의 기생 용량을 로컬 IO선으로부터 분리하여 로컬 IO선의 부하 용량을 저감하여, 읽어 내기 속도의 고속화를 행한다. 또한, 읽어 내기 동작에 있어서의 로컬 IO선의 부하 용량의 데이터 패턴 의존성을 저감하여, 제조후의 시험을 용이화한다.