Description
受信回路、受信回路のＡＤコンバータの変換テーブル作成方法、および信号伝送システム
20120215 H03M1/00-1/88 H04B 1/06 H04B 3/04 patcit 1 : 特開２００３−２９８９５３（ＪＰ，Ａ）
patcit 2 : 特開２００７−１８９５３５（ＪＰ，Ａ）
patcit 3 : 特開平４−２５９１２５（ＪＰ，Ａ）
patcit 4 : 特開平１０−３２２２０５（ＪＰ，Ａ）
patcit 5 : 特開２００５−２０６４８（ＪＰ，Ａ）
patcit 6 : 特表２００７−５２１７４３（ＪＰ，Ａ）
patcit 7 : 特開２００６−２７９４２５（ＪＰ，Ａ）
patcit 8 : 特開平１０−１９９１４６（ＪＰ，Ａ）
JP2007069984 20071012 WO2009047865 20090416 20100108 柳下 勝幸
Technical Field
[0001]
本発明は、チップ内の複数の回路ブロック間での信号伝送、あるいはＬＳＩチップ間の信号伝送、ボード間や筐体間の信号伝送を行う高速な送受信システム、このシステムを構成する受信回路に関する。
Background Art
[0002]
図１は、高速な信号伝送システムの概略構成を示す図である。図１に示すように、信号伝送システムは、送信回路１と、伝送線路２と、受信回路３と、を有する。送信回路１では、低速のパラレルデータをマルチプレクサ（ＭＵＸ）１１にてシリアルデータに変換し、伝送線路２の特性インピーダンスと同じ出力インピーダンスを有するドライバ（Ｄｒｉｖｅｒ）１２により、シリアルデータを伝送線路２に出力する。シリアルデータは、伝送線路２を介して受信回路３に入力される。受信回路３で受信される入力受信波形は、伝送線路２の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
[0003]
送信されるデータは、”０”と”１”（または”−１”と”＋１”）の２値データであり、伝送線路２での劣化が小さい場合には、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図２の（Ａ）に示すような信号波形となる。この受信信号波形であれば、破線で示したレベルに閾値レベルを設定してコンパレータで判定することにより、受信したデータを正しく再生することができる。
[0004]
しかし、伝送線路２が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路２での劣化が大きくなり、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図２の（Ｂ）に示すような受信信号波形となる。このような受信信号波形の場合、１個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、図２の（Ｂ）のように、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
[0005]
そのため、図１に示すように、受信回路３は、入力部分に配置したアナログ・デジタル変換器（ＡＤＣ）３１により、受信信号（アナログ波形）をサンプリングし、デジタル化を行う。等化回路（ＥＱ）３２は、ＡＤＣ３１の出力を、伝送線路による波形劣化を補償するように波形整形（等化処理）を行う。整形された受信データは０／１判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)（Ｄ／Ｌ ＤＭＵＸ）３３により、シリアルデータからパラレルデータに変換される。ＡＤＣ３１でのサンプリングおよび等化回路３２での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路（ＣＲＵ）３４は、等化回路３２の出力する受信データからデータクロックを再生する。なお、以下に説明する回路でも、ＣＲＵ３４が設けられているが、簡略化のために説明および図示は省略する。
[0006]
図３は、ＤＦＥ(Decision Feedback Equalizer)と呼ばれる等化回路３２の一形態の構成を示す図であり、（Ａ）が概念図を、（Ｂ）が具体的な回路構成を示す。図３の（Ａ）に示すように、伝送線路２の伝達関数Ｈ（ｚ）とすると、ＤＦＥ３７の伝達関数を１−Ｈ（ｚ）となるように調整を行う。１サンプル受信信号はＨ（ｚ）であり、加算器３５で受信信号Ｈ（ｚ）にＤＦＥ３７の出力１−Ｈ（ｚ）を加えると、劣化の無い信号が出力されることになり、それをコンパレータ３６で判定する。これにより、送信データｄ
nを正しく受信できる。具体的には、前のサンプルデータによる影響を順次補正するために、１つ前のサンプルデータは１サンプリング周期だけ遅延させ、２つ前のサンプルデータは２サンプリング周期だけ遅延させ、以下同様に所定数前までのサンプルデータについて順次遅延させ、遅延させたデータに影響度に応じた係数を乗じて、入力データに加算する。
[0007]
図３の（Ｂ）に示すように、等化回路３２は、複数の乗算器ｈ
n0からｈ
nmを有するＤＦＥ３７と、複数の加算器３５と、コンパレータ３６と、等化処理されたデータをフィードバックするかトレーニングデータをフィードバックするかを切り換えるスイッチ３８と、フィードバックするデータを２値化するコンパレータ３９と、２値化したフィードバックデータを遅延させてｈ
n1からｈ
nmに印加するデータを生成する複数の遅延器４０と、等化処理されたデータと２値化したフィードバックデータとの差を算出してエラー量ｅ
nを発生する減算器４１と、エラー量ｅ
nに基づいて乗算器ｈ
n0からｈ
nmの係数をエラー量が小さくなるように更新する係数更新部（ＬＭＳ(Least-mean-square)）４２と、を有する。乗算器ｈ
n0はＡＤＣ３１の出力するデータに所定係数を乗じて出力し、乗算器ｈ
n1からｈ
nmは、遅延させた前のサンプルデータに所定係数を乗じて出力し、加算器３５でそれらを加算する。
[0008]
Ｈ（ｚ）は、ｚ関数であり、ハードウエアの制限から、通常有限の項までで打ち切られる。乗算器ｈ
n0からｈ
nmの係数は、ここではＬＭＳアルゴリズムを適用して求めた値を設定しているが、あらかじめ固定値が設定される場合もある。この乗算器の係数は、伝送線路の周波数特性を表す。係数更新部４２への入力であるエラー量は、この係数を用いて波形整形しても残る、波形の理想波形からの誤差である。この誤差の大きさは、整形された波形の品質を示す。
[0009]
等化回路については、特許文献１などに記載されているので、これ以上の説明は省略する。
[0010]
ＡＤＣにはさまざまなタイプがあるが、一般にギガビット／秒の高速信号伝送で使用できるＡＤＣは、現時点においてはフラッシュ型にほぼ限定される。フラッシュ型ＡＤＣは、高側の基準電位と低側の基準電位の間に抵抗列（ラダー抵抗）を設けて、抵抗の接続ノードに、基準電位を分割した分割電位を発生する。複数のコンパレータは、それぞれ入力信号の電圧（入力電圧）と分割電位を比較する。入力電圧がある分割電位より小さければ、その分割電位と比較するコンパレータより上位側のコンパレータの出力は”０”になり、そのコンパレータを含む下位側のコンパレータの出力は”１”になる、所謂温度計(thermometer)形式であり、複数のコンパレータの出力をエンコーダでコード化すると入力電圧のレベルに応じたバイナリィ形式のデジタル出力が得られる。ＮビットのＡＤＣの場合、２
N−１個のコンパレータが必要である。
[0011]
ＡＤＣは、その回路構成素子のサイズや閾値電圧Ｖｔｈなどのバラツキのため、入出力特性は線形ではなく、非線形性になる。図４は、ＡＤＣの非線形性を説明する図である。ＡＤＣが実線で階段状に示すような特性を示す場合、その入出力特性は破線で示され、一点鎖線で示す線形の入出力特性と異なる。
[0012]
等化回路で等化処理を行って正しくデータ受信を行うためには、ＡＤＣの入出力特性が線形性を有している必要がある。
[0013]
ＡＤＣの入出力特性が非線形性を有する原因の１つは入力部のオフセットである。そこで、従来例のＡＤＣ回路では、オフセット電圧発生回路とクロックで動作するスイッチから構成されるオフセットキャンセル回路を内蔵し、それにより非線形性を低減することが行われている。
[0014]
また、特許文献２は、ＡＤＣの出力を変換する変換テーブルを設け、基準信号入力端子から入力される既知のキャリブレーション用信号に基づいて、変換テーブルを作成する非線形性の補正方法を記載している。
[0015]
patcit 1 : 特開２０００−２２４０８０号公報
patcit 2 : 特開２００３−５３６３４２号公報
Disclosure of Invention
Technical Problem
[0016]
上記のオフセットキャンセル回路を内蔵して非線形性を低減する方法は、（１）オフセット電圧発生回路自体の製造バラツキの問題、（２）負荷容量の増加による高速動作が困難であるという問題、および（３）クロックを必要とするので高速動作するＡＤＣではクロックの分配という設計上の困難さに加えて、クロックによるノイズの問題、などのいろいろな問題がある。また、この方法では、ＡＤＣの設計時には、実際にＡＤＣを使用する回路からの情報がなく、設計時に明確な仕様が得られないため、消費電力を無視して可能な限り非線形性を抑制するように設計を行うことになり、消費電力が大きくなるという問題があった。
[0017]
また、特許文献２に記載された方法では、キャリブレーション信号が必要である。このため、キャリブレーション信号発生回路を設ける必要がある。また、変換テーブルの作成には、有限のパラメータで特定可能なキャリブレーション信号のパラメータを推定し、その推定から補正信号を生成する過程を必要とするため、高品質のキャリブレーション信号が要求される。
[0018]
本発明は、このような問題を解決して、ＡＤＣの非線形性を高精度に補正することを目的とする。
Technical Solution
[0019]
図５は、本発明の信号伝送システムの基本構成を示す図である。
[0020]
図５に示すように、本発明の信号伝送システムは、送信回路１と、伝送線路２と、受信回路３と、を有する。送信回路１は、伝送線路２の特性インピーダンスと同じ出力インピーダンスを有し、シリアルデータを伝送線路２に出力するドライバ１２を有する。シリアルデータは、伝送線路２を介して受信回路３に入力される。受信回路３は、受信信号（アナログ波形）をサンプリングし、デジタル化を行うアナログ・デジタル変換器（ＡＤＣ）３１と、伝送線路による波形劣化を補償するように波形整形（等化処理）を行う等化回路（ＥＱ）３２と、を有する。以上の構成は、図１の従来例と同じである。本発明の信号伝送システムは、ＡＤＣ３１と等化回路３２の間に、ＡＤＣ３１の入出力特性の非線形性を補正するＡＤＣ補正回路５０を設け、ＡＤＣ補正回路５０は、ＡＤＣ３１の出力データと等化回路３２の出力に基づいてＡＤＣ３１の入出力特性の非線形性を補正する変換テーブルを作成することを特徴とする。
[0021]
伝送線路の伝送特性を線形として、そのインパルスレスポンスをｈ
0とすると、送信回路の送信データ列ｄ
n＝｛−１，１｝を用いて伝送線路出力、すなわちＡＤＣの出力ｘ
nは、次の式１で表される。
[0022]
[Math. 1]
[0023]
なお、ここでは、説明を容易にするために、バイナリ信号伝送の場合を示すが、本発明はこれに限定されない。また、データは”−１”と”＋１”であるが、”０”と”１”でもよい。
[0024]
式１に示すように、伝送線路のインパルス応答は有限（１からＭまで）で打ち切られている。式１において、第２項は、現在のデータへの過去のデータからの影響を示している。この影響を符号間干渉成分ＩＳＩと称する。この信号がノイズＮおよび非線形性誤差（エラー）Ｅｒ（ｘ
n）を含むＡＤＣ３１により量子化（デジタル化）されることになる。従って、ここでは、量子化直前の信号ｙ
nとして、次の式２で表される信号を考える。
[0025]
[Math. 2]
[0026]
ここで、Ｎは一般的なランダムノイズであり、Ｅｒ（ｘ
n）は時間的に静的なエラーとすることができる。このｙ
nを量子化値（ＡＤＣ値）に対して等化処理を行い、第２項目をキャンセルするのが等化回路３２の役割である。
[0027]
本発明でも、等化回路３２は、図３のＤＦＥ(Decision Feedback Equalizer)で実現される。ＤＦＥは、ＤＦＥの特性を１−Ｈ（ｚ）となるように推定および調整することにより、受信回路側の出力を送信データを復元する。伝送線路特性の推定は、図３の（Ｂ）に示す例のように、ある係数ｈ
nｋを求めることにより行われる。その係数を求めるアルゴリズムとしては、例えば、"Least Mean Square"アルゴリズムと呼ばれる推定値の誤差の２乗を最小化するアルゴリズムが使用される。このようにしてＩＳＩを減じた量を計算し、計算値を出力ノード”ｏｕｔ”に出力する。この出力を、ＤＦＥの後に接続される判定回路（コンパレータ）で”−１”か”＋１”を判定することで、正しい受信データが再生される。
[0028]
上記のようにして、ＩＳＩ成分を減じた残りの値（ＤＦＥの出力）は、ＡＤＣの入出力特性が線形の場合には、ｘ
nへの依存性が無い。しかしながら、ＡＤＣの入出力特性が非線形の場合には、Ｅｒ（ｘ
n）の項のために、ｘ
nへの依存性が生じる。
[0029]
図６は、このＡＤＣの入出力特性の非線形性に起因するｘ
nへの依存性を説明する図であり、ＡＤＣ出力値に対するＤＦＥ演算結果を示し、実線がＡＤＣの入出力特性が非線形である場合を、破線がＡＤＣの入出力特性が線形である場合を示す。なお、ここでは、横軸および縦軸の値は、規格化された値である。具体的には、等化処理を行った状態で、送信回路１から各種のシリアルデータのパターンを出力し、それに対するＡＤＣ３１の出力するＡＤＣ出力と、等化回路３２の出力するＤＦＥ演算結果を統計処理（各ＡＤＣ出力値ごとの平均値算出処理）した結果である。また、入出力特性が線形のＡＤＣを使用して破線のデータを取得した後、ＡＤＣへの入力を図４に示すように変換して強制的に非線形として、ＡＤＣに入力してＡＤＣが図４に示す非線形性を有するようにして実線のデータが得られることを確認した。
[0030]
図６に示すように、ＡＤＣ補正回路５０は、実線の入出力特性が破線の入出力特性になるように補正を行う。具体的には、ＡＤＣ３１の出力値と、等化回路３２のＤＦＥ演算結果に基づいて、図５のようなグラフを算出して変換テーブルを作成する。
[0031]
このように、本発明によれば、ＡＤＣ内部に回路を追加せず、またキャリブレーション信号を使用しなくても、ＡＤＣの入出力特性を線形にすることができる。これにより、伝送線路を介して送信されるデータを正しく再生する率が向上する、即ち伝送データの再生誤差が低減できる。
[0032]
なお、上記の説明では、ＡＤＣの非線形性のみに着目したが、送信データにも非線形性が存在する。送信回路１は、上記のように２値レベルの送信信号を出力するが、ドライバの応答性の影響で出力は非線形性を有する。送信信号に基づいて図６のグラフを作成し、それに基づいて変換テーブルを作成すれば、ＡＤＣ補正回路は、送信回路の非線形性とＡＤＣの非線形性を合わせて補正することになる。
Brief Description of Drawings
[0033]
[fig. 1] 高速な信号伝送システムの概略構成を示す図である。
[fig. 2] 伝送による受信信号の劣化と、ＡＤコンバータの必要性を説明する図である。
[fig. 3] 従来例のＤＦＥ(Decision Feedback Equalizer)型等化回路の概略構成と詳細構成を示す図である。
[fig. 4] ＡＤＣの非線形性の入出力特性の例を示す図である。
[fig. 5] 本発明の受信回路の基本構成を示す図である。
[fig. 6] ＡＤＣの入出力特性の非線形性に起因する入力信号値への依存性を説明する図である。
[fig. 7] 本発明の第１実施形態の受信回路の構成を示す図である。
[fig. 8] 第１実施形態のＡＤＣ補正回路の補正量演算部の構成図である。
[fig. 9] 第１実施形態のＡＤＣ補正回路の変換テーブル作成処理を示すフローチャートである。
[fig. 10] 本発明の第２実施形態の受信回路の構成を示す図である。
[fig. 11] 第２実施形態のＡＤＣ補正回路の補正量演算部の構成図である。
[fig. 12] 第２実施形態のＡＤＣ補正回路の変換テーブル作成処理を示すフローチャートである。
[fig. 13] 本発明の第３実施形態の受信回路の構成を示す図である。
[fig. 14] 第３実施形態のＡＤＣ補正回路の補正量演算部の構成図である。
[fig. 15] 第３実施形態のＡＤＣ補正回路の変換テーブル作成処理を示すフローチャートである。
[fig. 16] 本発明の第４実施形態の信号伝送システムの構成を示す図である。
[fig. 17] 第４実施形態のＡＤＣ補正回路の変換テーブル作成処理を示すフローチャートである。
[fig. 18] 本発明の第５実施形態の受信回路の構成を示す図である。
[fig. 19] 第５実施形態のＡＤＣ補正回路の変換テーブル作成処理を示すフローチャートである。
[0034]
１ 送信回路
２ 伝送線路
３ 受信回路
１２ ドライバ
３１ ＡＤコンバータ（ＡＤＣ）
３２ 等化回路（ＥＱ）
５０ ＡＤＣ補正回路
Best Mode for Carrying out the Invention
[0035]
以下、本発明の実施形態を添付の図面を参照して説明する。
[0036]
本発明の第１実施形態の信号伝送システムは、図５に示すような基本構成を有する。図７は、第１実施形態における受信回路３の構成を示すブロック図である。図７に示すように、受信回路３は、ＡＤＣ３１と、等化回路３２と、ＡＤＣ補正回路５０と、を有する。
[0037]
ＡＤＣ補正回路５０は、ＡＤＣ補正回路５０の各要素を制御する制御部５１と、等化回路の遅延量に応じてＡＤＣ３１の出力を適宜遅延する遅延段５２と、遅延段の出力するＡＤＣ出力ｙnと等化回路３２の出力するＤＦＥ演算結果ｈ
0ｄ
nとからデータテーブルを作成するデータテーブル作成部５３と、データテーブル作成部５３からのデータに基づいて補正量を演算する補正量演算部５４と、補正量演算部５４の演算した補正量に基づいて作成した変換テーブルを有し、遅延段５２からのＡＤＣ出力を変換する変換テーブル部５５と、等化回路３２に入力する信号をＡＤＣ３１の出力と変換テーブル部５５の出力との間で切り換えるスイッチ５６と、を有する。
[0038]
図８は、補正量演算部５４の構成を示す図である。補正量演算部５４は、所定期間におけるＡＤＣ値ｙ
nに対するｈ
0ｄ
nの平均値を演算する平均値演算回路５７と、各ｈ
0ｄ
nから平均値演算回路５７の出力する対応する平均値を減算する減算回路５８と、各ｙ
nから減算回路５８の出力を減算する減算回路５９と、を有する。
[0039]
図９は、第１実施形態におけるＡＤＣの変換テーブル作成処理を示すフローチャートである。以下、図９のフローチャートに従って、ＡＤＣの変換テーブル作成処理を説明する。
[0040]
ＡＤＣの変換テーブル作成処理を開始する前に、等化回路３２の係数は設定されているものとする。
[0041]
ステップ１０１で、制御部５１にカウンタ値Ｎを設定し、カウンタ動作を開始する。このカウンタ値は、図６に示したグラフを統計的に求めるのに必要な回数である。
[0042]
ステップ１０２では、ステップ１０１と同時に、ＡＤＣ３１の出力が等化回路３２に入力するようにスイッチ５６を切り換える。
[0043]
ステップ１０３では、データテーブル作成部５３により、データテーブルが作成される。送信回路１から伝送回路２を介してＡＤＣ３１にシーケンスデータが入力され、それに応じてＡＤＣ３１はＡＤＣ値ｙ
nを出力する。等化回路３２は、ＡＤＣ値に等化処理を行い、式１および２に示す計算結果ｈ
0ｄ
nを出力する。データテーブル作成部５３は、ＡＤＣ値ｙ
nとｈ
0ｄ
nを対応付け、各ＡＤＣ値に対応するｈ
0ｄ
nの時間平均（アンサンブル平均）を演算したデータテーブルを作成する。ここで、ｄ
nの値は、バイナリ信号伝送の場合には２値であり、データテーブルは、ｈ
0ｄ
nの符号に対応して２つ用意する。
[0044]
ステップ１０４では、カウンタ値が設定したＮより大きくなったかを判定し、カウンタ値が設定したＮより大きくなるまでステップ１０３を繰り返す。これにより、Ｎ組のＡＤＣ値ｙ
nとｈ
0ｄ
nに対するデータテーブルが作成される。
[0045]
ステップ１０５では、補正量演算部５４が補正量を演算する。図８の平均値演算回路５７は、データテーブルにおけるｈ
0ｄ
nの平均値を演算し、それをすべてのＡＤＣ値ｙ
nに対するｈ
0ｄ
nの期待値とする。この平均値が、図６の破線で示すレベルに相当する。減算器５８は、データテーブルにおける各ＡＤＣ値ｙ
nに対応するｈ
0ｄ
nの値と平均値との差を演算する。この差が、図６の矢印で示す補正量に相当する。さらに、減算器５９は、ＡＤＣ値ｙ
nからこの差を減算する。この減算結果が、ＡＤＣ値ｙ
nを補正するＡＤＣ補正値である。
[0046]
上記のように、ここではｄ
nの値は２値であり、データテーブルは、ｈ
0ｄ
nの符号に対応して２つ存在し、それは図６における下側（ＡＤＣ値が小さい側）と上側（ＡＤＣ値が大きい側）の２つのグラフである。図６に示すように、ＡＤＣ値が中央の付近（ＡＤＣ値がゼロの付近）では、２つのグラフが存在する。この部分については、２つのグラフから算出される差（矢印）の平均値を使用する。
[0047]
また、図６で、Ａで示す領域は、ＡＤＣ値のうち、ＤＦＥ演算結果が”０”と判定されることのない、大きなＡＤＣ値の範囲を示す。同様に、Ｂで示す領域は、ＡＤＣ値のうち、ＤＦＥ演算結果が”１”と判定されることのない、小さなＡＤＣ値の範囲を示す。
[0048]
ステップ１０６では、変換テーブル部５５が、ステップ１０５で演算したＡＤＣの補正値をＡＤＣ値ｙ
nに対して対応付けた変換テーブルを作成する。
[0049]
ステップ１０７では、スイッチ５６を、変換テーブル部５５の出力が等化回路３２に入力されるように接続する。これにより、入出力特性の非線形性が補正されたＡＤＣの補正値ｙ’
nが等化回路３２に入力され、等化処理されることになる。
[0050]
Ｎ個のデータでは、図６のグラフを作成できるように、各ＡＤＣ値ｙ
nが所定以上の頻度で出現することが望ましいが、出現しないにＡＤＣ値ｙ
n対しては、補間法などにより補正値を演算してもよい。
[0051]
上記の変換テーブル作成処理は、少なくとも初期化時には行う。初期化時に作成した変換テーブルをそのまま維持しても、随時変換テーブル作成処理を行って変換テーブルを更新するようにしてもよい。また、変換テーブルで非線形性が補正された補正値ｙ’
nに対して通常動作を行っている状態で、データテーブル作成部５３に補正値ｙ’
nを入力するようにして、上記と同様の処理を行うと、ＡＤＣの補正値ｙ’
nに対する更なる補正値が演算できる。この補正値をＡＤＣの補正値ｙ’
nに対して適用して変換テーブルを更新してもよい。変換テーブルを更新することにより、温度変化などによるＡＤＣの入出力特性の変化に対応できる。
[0052]
図１０は、本発明の第２実施形態の信号伝送システムの受信回路の構成を示す図である。第２実施形態の信号伝送システムは、図５に示すような基本構成を有し、その受信回路は、図１０に示すように、第１実施形態の信号伝送システムの受信回路に類似しているが、次の点が異なる。
[0053]
第２実施形態の第１実施形態との第１の相違点は、スイッチ５６を切り換えるセレクタ信号の切り換えタイミングが、すべてのＡＤＣ値ｙ
nが所定の回数以上出現した時に、切り換える点である。補正量演算部５４を介してＡＤＣ値ｙ
nを制御部５１に入力し、出現回数をカウントし、すべてのＡＤＣ値ｙ
nが所定の回数以上出現した時に、制御部５１からのセレクタ信号でスイッチ５６を切り換える。
[0054]
第２の相違点は、第１実施形態では等化回路３２の出力する計算結果ｈ
0ｄ
nを利用したのに対して、第２実施形態では等化回路３２で生成されるエラーｅ
nを利用する点である。図３に示すように、等化回路３２は、等化処理した結果に対するエラーｅ
nを演算している。等化回路３２の係数は、伝送線路２における信号の劣化を補償するように決められており、エラーｅ
nはＡＤＣの入出力特性の非線形性に起因すると考えられる。そこで、エラーｅ
nがゼロになるようにすればＡＤＣの入出力特性が線形であるといえるので、エラーｅ
nについて図６のようなグラフ、すなわちＡＤＣ値ｙ
nに対するエラーｅ
nをプロットしたグラフを作成する。この場合、期待値はゼロであり、グラフがゼロになるように補正値を算出する。ここで、すべてのＡＤＣ値ｙ
nについてのグラフが作成されることが望ましいが、時間との関係でいくつかのＡＤＣ値ｙ
nについてグラフを作成し、それ以外のＡＤＣ値については補間して求める。
[0055]
データテーブル作成部５３は、ＡＤＣ値ｙ
nとエラーｅ
nを対応付け、各ＡＤＣ値ｙ
nに対応するエラーｅ
nの時間平均を演算したデータテーブルを作成する。この場合、期待値はゼロだけなので、データテーブルは１つである。
[0056]
図１１は、補正量演算部５４の構成を示す図である。上記のように期待値はゼロなので、平均値演算回路５７の代わりにゼロを出力するレジスタ６０が設けられる。他は第１実施形態と同じであり、説明は省略する。
[0057]
図１２は、第２実施形態におけるＡＤＣの変換テーブル作成処理を示すフローチャートである。ステップ２０３、２０５、２０６でエラーｅ
nを使用する点、およびステップ２０４であるＡＤＣ値に対して出現回数がＮより大きいかを判定する点が、第１実施形態と異なる。他は第１実施形態と同じであり、説明は省略する。
[0058]
図１３は、本発明の第３実施形態の信号伝送システムの受信回路の構成を示す図である。第３実施形態の信号伝送システムは、図５に示すような基本構成を有し、その受信回路は、図１３に示すように、第２実施形態の信号伝送システムの受信回路に類似しているが、次の点が異なる。
[0059]
第３実施形態の第２実施形態との相違点は、制御部５１に等化回路３２からエラーｅ
nを供給し、さらにカウンタ値Ｎと共にＤＦＥ演算結果のエラーの期待値ａを設定する。上記のように、第２実施形態では、図６のようにＡＤＣ値ｙ
nに対するエラーｅ
nをプロットしたグラフを作成し、その期待値をゼロとした。しかし、実際には、期待値がゼロより少しずれていても、エラーが小さい方が等化回路３２との等化処理としては好ましい。言い換えれば、ゼロ以外の期待値にすると、エラーｅ
nあるいはエラーｅ
nの２乗より小さくなる場合があるので、そのように変換テーブルを作成する。
[0060]
第３実施形態では、第２実施形態の変換テーブル作成処理において、エラーｅ
nあるいはエラーｅ
nの２乗が所定の閾値以下となるように期待値ａを調整して変換テーブルを作成する。そのため、第３実施形態では、期待値ａが可変である。
[0061]
図１４は、補正量演算部５４の構成を示す図である。上記のように期待値ａは可変であり、平均値演算回路５７の代わりに設定された期待値ａを出力するレジスタ６１が設けられる。他は第１実施形態と同じであり、説明は省略する。
[0062]
図１５は、第３実施形態におけるＡＤＣの変換テーブル作成処理を示すフローチャートである。
[0063]
ステップ３０１で、制御部５１にカウンタ値Ｎおよびエラーの閾値、期待値の初期値ａを設定し、カウンタ動作を開始する。期待値の初期値ａは、小さい値に設定する。
[0064]
ステップ３０２では、ステップ３０１と同時に、ＡＤＣ３１の出力が等化回路３２に入力するようにスイッチ５６を切り換える。
[0065]
ステップ３０３では、データテーブル作成部５３により、ＡＤＣ値ｙ
nとエラーｅ
nを対応付け、各ＡＤＣ値ｙ
nに対応するエラーｅ
nの時間平均を演算したデータテーブルを作成する。
[0066]
ステップ３０４では、上記の所定のＡＤＣ値について、カウンタ値が設定したＮより大きくなったかを判定し、カウンタ値が設定したＮより大きくなるまでステップ３０３を繰り返す。これにより、所定のＡＤＣ値について、Ｎ組以上のＡＤＣ値ｙ
nとｈ
0ｄ
nに対するデータテーブルが作成される。
[0067]
ステップ３０５では、補正量演算部５４が補正量を演算する。この処理は、第２実施形態と同じである。
[0068]
ステップ３０６では、変換テーブル部５５が、ステップ３０５で演算したＡＤＣの補正値をＡＤＣ値ｙ
nに対して対応付けた変換テーブルを作成する。
[0069]
ステップ３０７では、スイッチ５６を、変換テーブル部５５の出力が等化回路３２に入力されるように接続する。これにより、入出力特性の非線形性が補正されたＡＤＣの補正値ｙ’
nが等化回路３２に入力され、等化処理されることになる。
[0070]
ステップ３０８では、変換テーブルにより入出力特性の非線形性が補正されたＡＤＣの補正値ｙ’
nに対して等化回路３２が等化処理した結果に対してエラーまたはエラーの２乗が算出され、制御部５１に出力される。制御部５１は、エラーｅ
nあるいはエラーｅ
nの２乗を記憶すると共に、エラーｅ
nあるいはエラーｅ
nの２乗が閾値より小さいかを判定し、小さければ終了し、大きければステップ３０９に進む。
[0071]
ステップ３０９では、期待値ａを少し変化させるように再設定した後、ステップ３０３に戻る。以下、エラーｅ
nあるいはエラーｅ
nの２乗が設定した閾値より小さくなるまでステップ３０３から３０９が繰り返され、エラーｅ
nあるいはエラーｅ
nの２乗が閾値以下になるように、期待値ａが設定され、それに応じた変換テーブルが作成される。なお、ステップ３０８では、前の期待値ａに応じた変換テーブルを利用した場合のエラーｅ
nあるいはエラーｅ
nの２乗を記憶しており、それから変化させた新しい期待値で逆にエラーｅ
nあるいはエラーｅ
nの２乗が増加したと判定した場合には、期待値ａを変化させる方向を変えたり、期待値ａの変化を停止して、直前の期待値ａに応じた変換テーブルの利用を決定する。
[0072]
図１６は、本発明の第４実施形態の信号伝送システムの構成を示す図である。図１６に示すように、送信回路１のドライバ１２と、受信回路３のＡＤＣ補正回路５０にキャリブレーション信号が供給されること、および受信回路３に試験電圧発生回路７０が設けられていることが、第１実施形態の信号伝送システムと異なる。
[0073]
試験電圧発生回路７０は、ＡＤＣ補正回路５０の制御部５１からの指令に基づいて、ＡＤＣ３１の入力量子化範囲より広い直流電圧である試験電圧を発生して、試験電圧をＡＤＣ３１の入力部分に加算する。キャリブレーション信号が供給されると、送信回路１のドライバ１２は出力を停止する。言い換えれば、ドライバ１２は、出力をハイインピーダンス状態、すなわちオープン状態にする。従って、ＡＤＣ補正回路５０の出力する試験電圧がＡＤＣ３１に入力されることになる。
[0074]
試験電圧発生回路７０は、ＡＤＣ補正回路５０の制御部５１の指令に応じて試験電圧を変化させる。制御部５１は、等化回路３２の出力するＡＤＣ値の出力頻度をカウントして、ＡＤＣ３１の出力するＡＤＣ値が全範囲に亘るように、試験電圧を調整する。これにより、ＡＤＣの出力を全範囲に渡って試験することが可能であり、接続される送信回路１の特性によらずに、事前に補正を行うことで、変換テーブル作成時間を短縮することができる。他の部分は第１実施形態と同じである。
[0075]
図１７は、第４実施形態におけるＡＤＣの変換テーブル作成処理を示すフローチャートである。
[0076]
ステップ４０１では、キャリブレーション信号を発生して、送信回路１のドライバ１２の出力を停止する。
[0077]
ステップ４０２では、制御部５１の指令で、試験電圧発生回路７０が動作を開始し、試験電圧を発生する。これに応じて、ＡＤＣ３１の入力には試験電圧が印加されるので、ＡＤＣ３１は試験電圧をデジタル変換したＡＤＣ値を出力する。
[0078]
ステップ４０３では、制御部５１にカウンタ値Ｎを設定し、カウンタ動作を開始する。
[0079]
ステップ４０４では、ＡＤＣ３１の出力するＡＤＣ値が等化回路３２に入力するようにスイッチ５６を切り換える。
[0080]
ステップ４０５と４０６は第１実施形態と同じであり、データテーブルが作成されるが、制御部５１が試験電圧発生回路７０を制御して、ＡＤＣ３１の出力するＡＤＣ値が全範囲に亘るように試験電圧を調整する。ＡＤＣ値が全範囲に渡ってＮ回以上になるようにデータテーブルが作成されると、ステップ４０７に進む。
[0081]
ステップ４０７および４０８は第１実施形態のステップ１０５および１０６と同じである。
[0082]
ステップ４０９では、キャリブレーション信号を停止し、これに応じてドライバ１２が出力を行う状態になり、試験電圧発生回路７０が動作を停止する。
[0083]
ステップ４１０は、第１実施形態のステップ１０７と同じである。
[0084]
接続される送信回路１の出力レンジに対して、ＡＤＣ３１の入力レンジ（量子化範囲）を大きくしている場合、送信回路１の非線形性にかかわらず、受信回路３の出荷試験においてＡＤＣの入力レンジの全範囲に対して、試験を行う際に非線形性補正を行うことが望ましい。このため、第４実施形態のように、試験電圧発生回路７０を設けることが望ましい。なお、第４実施形態のように試験電圧発生回路７０を設けて非線形性補正を事前に行うことで、フィールドでの変換テーブルの作成に要する時間を短縮することが可能である。また、前述のように、送信回路１から伝送線路２を介して送信され、ＡＤＣ３１に入力する送信信号に基づいて変換テーブルを作成する第１から第３実施形態では、ＡＤＣ補正回路５０は、送信回路の非線形性とＡＤＣの非線形性を合わせて補正することになるが、第４実施形態であれば、変換テーブルは試験電圧発生回路７０で発生された信号に基づいて作成されるため、送信回路の非線形性には影響されない。もし、試験電圧発生回路７０で発生された信号に基づいて作成した変換テーブルと、第１から第３実施形態で作成した変換テーブルを比較すれば、送信回路の非線形性が判明する。
[0085]
図１８は、本発明の第５実施形態の信号伝送システムの受信回路３の構成を示す図である。第２実施形態の信号伝送システムは、図５に示すような基本構成を有し、その受信回路は、図１８に示すように、第１実施形態の信号伝送システムの受信回路に類似しているが、等化回路３２の係数ｈ
nｋが制御部５１に供給されることが異なる。制御部５１は、等化回路３２から供給される計算結果ｈ
0ｄ
nおよび係数ｈ
nｋに基づいてＡＤＣ３１の出力範囲を推定する。これは、伝送線路２のロスとＡＤＣ３１の出力のとり得る範囲に関連性があることに基づいており、これによりＡＤＣ値の頻度をカウントする範囲を限定できるので、時間を短縮できる。
[0086]
具体的には、制御部５１は、係数ｈ
nｋのｎに対する時間平均＜ｈｋ＞（集合平均）を算出し、＜ｈ０＞−Σｈｊ（ｊ＝１，…，Ｍ）にフルスケールを乗じた値をフルスケールから減じた値（ここではこれをＡとする）から、フルスケールの最大値までが受信データ＋１に対してＡＤＣの取り得る出力範囲である。同様に、０からＡまでが受信データ−１に対してＡＤＣの取り得る出力範囲である。従って、この範囲でのみＡＤＣ値の出現頻度のカウントを行えばよい。
[0087]
第５実施形態の他の部分は第１実施形態と同じである。
[0088]
図１９は、第５実施形態におけるＡＤＣの変換テーブル作成処理を示すフローチャートである。このフローチャートは、図９の第１実施形態のフローチャートと類似しており、異なるのはステップ５０３および５０４のみである。
[0089]
ステップ５０３では、データテーブルを作成すると共に、上記のようにしてＡＤＣ３１の出力範囲を推定する。ステップ５０４では、推定した補正範囲においてＡＤＣの出現頻度がＮより大きいかを判定する。他の説明は省略する。
[0090]
以上説明したように、本発明では変換テーブルを使用するので、ＡＤＣ回路内に補正回路を設ける必要がなく、負荷容量が増加しない。例えば、ＡＤＣ回路内に補正回路を設ける従来例に比べて、容量は約１／２であり、これによりＡＤＣの動作可能周波数（帯域）は約２倍である。
[0091]
また、補正回路を設けないので、クロックで動作する部分を加える必要がなく、上記の従来例に比べて消費電力を約３０％低減可能である。
[0092]
しかも、変換テーブルは、ＡＤＣの出力するＡＤＣ値と等化回路の出力に基づいて作成されるので、簡単な回路構成で実現できる。変換テーブルを使用した従来例では、変換テーブルを作成するために複雑なキャリブレーション信号発生回路を使用するが、本発明ではキャリブレーション信号発生回路は不要である。また、変換テーブルの作成は通常の動作中に行われるので、キャリブレーション時間は不要である。
Industrial Applicability
[0093]
本発明は、ＡＤＣを使用する信号伝送システム、およびそのような信号伝送システムで使用される受信回路であれば、どのようなものにも適用可能である。
Claims
[1]
入力信号に応じてデジタルデータを出力するＡＤコンバータと、
前記ＡＤコンバータの非線形性を補正する補正回路と、
補正された前記デジタルデータを等化する等化回路と、を備え、
前記補正回路は、
前記ＡＤコンバータの出力するデジタルデータを変換する変換テーブルと、
前記ＡＤコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成する補正量演算部と、を備えることを特徴とする受信回路。
[2]
前記補正量演算部は、前記ＡＤコンバータによるＡＤＣ出力値と、前記ＡＤＣ出力値に対する前記等化回路による推定結果との依存性を無くすように前記変換テーブルを作成することを特徴とする請求項１に記載の受信回路。
[3]
前記補正量演算部は、前記ＡＤＣ出力値に対する前記等化回路の推定結果の期待値を平均値とし、各ＡＤＣ出力値に対する前記推定結果の前記平均値からのずれを、前記依存性を表す値とすることを特徴とする請求項２に記載の受信回路。
[4]
当該受信回路は、任意のレベルのアナログ試験信号を発生する試験電圧発生回路をさらに備え、前記試験電圧発生回路の出力を前記ＡＤコンバータに入力することを特徴とする請求項１に記載の受信回路。
[5]
ＡＤコンバータと、前記ＡＤコンバータの出力するデジタルデータを変換する変換テーブルと、等化回路と、を有する回路において、前記変換テーブルを作成する方法であって、
前記ＡＤコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成することを特徴とする方法。
[6]
前記変換テーブルは、前記ＡＤコンバータのＡＤＣ出力値に対する前記等化回路の推定結果の依存性を無くすように作成されることを特徴とする請求項５に記載の方法。
[7]
信号を送信する送信回路と、
前記送信回路に接続され、前記信号を伝送する伝送線路と、
前記伝送線路に接続され、伝送された前記信号を受信する受信回路と、を備える信号伝送システムであって、
前記受信回路は、
受信した前記信号を多ビットのデジタル信号に変換するＡＤコンバータと、
前記ＡＤコンバータの非線形性を補正する補正回路と、
補正された前記デジタルデータを等化する等化回路と、を備え、
前記補正回路は、
前記ＡＤコンバータの出力するデジタルデータを変換する変換テーブルと、
前記ＡＤコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成する補正量演算部と、を備えることを特徴とする信号伝送システム。
[8]
ＡＤコンバータと、
前記ＡＤコンバータの出力を補正する補正部と、
前記ＡＤコンバータの出力もしくは前記補正部の出力を等化する等化部と
を有し、
前記補正部は、前記ＡＤコンバータの出力を変換テーブルの補正量に基づいて補正して前記等化部に出力し、
前記変換テーブルには、前記等化部において所定の重み付けをされた前記ＡＤコンバータの出力と、前記所定の重み付けをされた前記ＡＤコンバータの出力を基準値に基づいて判定した判定値と、の誤差に応じた前記補正量が格納されることを特徴とする受信回路。
[9]
前記ＡＤコンバータの出力もしくは前記補正部の出力を選択して、前記等化部に出力する選択部を有し、
前記選択部は、第１の所定期間に前記ＡＤコンバータの出力を選択し、第２の所定期間に前記補正部の出力を選択し、
前記変換テーブルには、前記第１の所定期間における前記補正量が格納され、
前記補正部は、前記第２の所定期間に、前記第１の所定期間における前記補正量を格納した変換テーブルに基づいて、前記ＡＤコンバータの出力を補正することを特徴とする請求項８記載の受信回路。
[10]
前記第１の所定期間と前記第２の所定期間とに基づき、前記選択部の出力として、前記ＡＤコンバータの出力及び前記補正部の出力が交互に選択されるよう制御する制御部を有することを特徴とする請求項９記載の受信回路。
Drawings