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1. WO2010119952 - 薄膜トランジスタ、及び薄膜トランジスタの製造方法

Document

明 細 書

発明の名称 薄膜トランジスタ、及び薄膜トランジスタの製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020  

先行技術文献

特許文献

0021  

非特許文献

0022  

発明の概要

発明が解決しようとする課題

0023  

課題を解決するための手段

0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035  

発明の効果

0036  

図面の簡単な説明

0037  

発明を実施するための形態

0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079  

実施例

0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139  

符号の説明

0140  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

図面

1   2   3   4   5   6   7   8   9   10   11  

明 細 書

発明の名称 : 薄膜トランジスタ、及び薄膜トランジスタの製造方法

技術分野

[0001]
 本発明は、チャネル層又はその一部、更にはソース電極、ドレイン電極、ゲート電極などの電極を、インジウムを含む金属酸化物膜で形成した薄膜トランジスタの製造方法に関する。

背景技術

[0002]
 従来、薄膜トランジスタには、アモルファスシリコン(a-Si)を使用することが多く、そのため高温のプロセスや高価な成膜装置が必要である。また、高温のプロセスが必要になることから高分子基材などへの素子作製が困難である。
[0003]
 このため、ポリエチレンテレフタレート(PET)上に電子デバイスを低コストで作製するには、複雑な装置を必要としない簡易な低温プロセス、もしくは簡易なプロセスで十分な特性が得られる材料やその材料の有効的な組み合わせ、更には簡易なデバイス構造などの開発が必要不可欠である。
[0004]
 ここで、酸化物半導体、特に透明酸化物半導体は新しい特性を持つ電子・光デバイスの実現には必要不可欠の材料である。最近、In-Ga-Zn-O(IGZO)の酸化物半導体をチャネル層として用いたフレキシブルTFT素子がa-Siを凌駕する特性を示すことが報告され(非特許文献1:Nature,2004年,432巻,488ページ)、液晶ディスプレイや有機ELディスプレイなどの駆動用背面板としての利用が試されている。
[0005]
 このIGZOがTFT素子用の半導体材料として上記a-Siよりも優れる点として2点挙げることができ、一点はTFT素子として最も重要な特性である移動度が1cm 2/Vsecを超え、a-Siの0.1~1cm 2/Vsecを上回ること、もう一点はa-Siの成形プロセス温度が300℃以上であるのに対し、無加熱のプロセスでも上記良好な移動度を有する膜が得られることである。更に、IGZOはアモルファス状態を保つ傾向が高く、安定な特性が容易に得られることや、膜の柔軟性に優れていることも大きな利点となる。
[0006]
 しかしながら、IGZOはこのように非常に高い性能を示すものの有害であるGaを含むことや、非常に精密な膜中酸素含有量制御が必要であり、その取り扱い性や成膜制御に不利がある。また、3種類の金属元素を含むために組成が複雑になり、更には従来取り扱われることのなかった材料であるために生産ラインへの新規導入が困難である、などの不利もある。
[0007]
 そこで、出願人は、無加熱のスパッタ成膜法で比較的容易に成形することができると共に、1cm 2/Vsecを超える高い移動度とアモルファス性も兼備した半導体材料として、先にIn-W-Oを開発している(特許文献1:特開2008-192721号公報)。
[0008]
 このIn-W-O膜は、上記のように(1)1cm 2/Vsecを超える高い移動度を有すること、(2)無加熱のスパッタ成膜法により形成することができること、(3)アモルファス性を有すること、の3つの大きな利点があり、薄膜トランジスタの半導体膜として非常に有用なものであるが、近年の半導体部品に対する要求特性は非常に高く、更に高い移動度を有する半導体膜の開発が望まれ、これによりTFT(薄膜トランジスタ)としての特性を更に向上させることができ、その結果、適用したデバイスの性能も更に向上させることができる。これは同時に材料としてのロバスト性が広がり、材料の使いやすさが向上することも意味する。
[0009]
 従って、より高性能な薄膜トランジスタを得るため、In-W-O膜が持つ・無加熱のスパッタ成膜法により形成することができること、・アモルファス性を有すること、などの特性を低下させることなく、更に高い移動度を有する半導体膜の開発が望まれる。
[0010]
 また、薄膜トランジスタ(TFT)を、液晶ディスプレイや電子ペーパーなどの背面板へ適用する場合には、n型の駆動を行えば充分であるが、薄膜トランジスタを、液晶ディスプレイや電子ペーパーのディスプレイ駆動、CMOS等の論理回路や太陽電池等へ適用する場合には、n型だけでなく、p型としての両極性の動作が要求される。
[0011]
 この両極性動作に関しては、非特許文献2:Applied Physics Letters 90, 262104 (2007)には、有機-無機半導体構造によるn型及びp型のバイポーラ型トランジスタが開示されており、ここではp型特性を示す有機半導体材料としてPentaseneが、n型特性を示す酸化物半導体としてIZOが用いられている。
[0012]
 一方、上記特許文献1では、チャネル層を、酸化インジウム(In 23)や錫をドープした酸化インジウム(ITO:Tin doped Indium Oxide)、更にチタンやタングステンをドープした酸化インジウム(InTiO x、InWO x)などのインジウムを含む金属酸化物膜で形成することにより、膜の導電性を制御することが可能な薄膜トランジスタについて開示している。
[0013]
 そして今回、本発明者らは、上記非特許文献2のn型及びp型のバイポーラ型トランジスタにおいて、p型特性を示す有機半導体材料としてPentaseneを、n型特性を示す酸化物半導体としてIZOを用いた場合、成膜時にPentaceneがIZOに不純物としてコンタミするため、IZOの導電性が高くなり、TFT特性が悪化するという知見を得た。
[0014]
 この問題を回避するために、酸化物半導体としてのIZOの導電性を制御することが考えられるが、IZOは導電性を制御することが比較的困難であって、たとえIZOの導電性を制御しても、十分なTFT特性は得られない。
[0015]
 そこで更に、非特許文献2に記載の有機-無機半導体構造のバイポーラ型トランジスタの無機半導体材料を、IZOではなく、特許文献1に記載の材料で形成することが考えられる。しかしながら、この場合であってもなお、無機半導体である金属酸化物膜を、単に特許文献1に記載の材料で形成するだけでは、金属酸化物膜上に有機半導体を載置した際に、金属酸化物膜の特性が変化してしまうことが分かった。
[0016]
 このように、非特許文献1に記載のバイポーラ型トランジスタの無機半導体を、単に特許文献1に記載の金属酸化物膜とするだけでは、充分に性能の良い、高信頼性のあるn型及びp型の両極性の半導体として駆動させることができない。
 そして、このように酸化物半導体と有機半導体とを積層して形成した場合に、酸化物半導体の特性が良好な半導体特性を維持したまま、充分に高性能且つ高信頼性を有する有機-無機半導体構造のバイポーラ型トランジスタについては、特許文献1又は非特許文献1のどちらにも一切開示されていない。
[0017]
 更に、上記特許文献1に記載された無加熱のスパッタ成膜法で作製したIn-W-O膜には、以下の3点の不利が存在することが分かった。
[0018]
 まず第1に、成膜時の導入酸素流量が膜の特性に非常に大きく影響し、そのため非常に精密な導入酸素流量の制御が必要となり、またターゲットのエロージョン進行に伴って、導入酸素流量の非常に微妙な調整が必要となる。このため、プラズマエミッションモニターコントロール(PEMコントロール)を有するスパッタ成膜装置を使用すれば比較的容易に酸素流量を調整しながら良好な成膜操作を行うことができるが、従来から汎用されているDCスパッタ法やRFスパッタ法では安定な特性を有するTFT素子を容易に得ることができない。
[0019]
 第2に、上記In-W-O膜で形成した半導体膜面(チャネル層)とソース・ドレイン電極やゲート絶縁膜との界面の状態が不安定になりやすく、TFT素子の特性が安定しにくい。更に第3として、上記In-W-O膜には膜中に多くの欠陥が生じやすく、TFT素子の特性が安定しにくい点が挙げられる。
[0020]
 そして、第2及び第3の問題が存在すると、バイアスストレスによってTFT素子の伝達特性が大きくシフトすることになる。従って、実際の電子デバイスに上記In-W-Oなどのインジウムを含む金属酸化物膜を使用したTFT素子を適用するためには、より安定的な特性を保つことが必要不可欠であり、その方策の開発が望まれる。

先行技術文献

特許文献

[0021]
特許文献1 : 特開2008-192721号公報

非特許文献

[0022]
非特許文献1 : Nature,2004年,432巻,488ページ
非特許文献2 : Applied Physics Letters 90, 262104 (2007)

発明の概要

発明が解決しようとする課題

[0023]
 本発明は、上記事情に鑑みなされたもので、無加熱のスパッタ成膜法で形成でき、かつ良好なアモルファス性を有する上、更に高い移動度を有する半導体膜を開発し、より高性能な薄膜トランジスタを提供することを第1の目的とする。
 また、本発明は、チャネル層を酸化物半導体と有機半導体とを積層して形成した場合に、酸化物半導体の良好な半導体特性を維持したまま、高性能且つ高信頼性を有する、n型及びp型の良好な両極動作が可能なバイポーラ型薄膜トランジスタを構築することを第2の目的とする。
 更に、本発明は、無加熱のスパッタ成膜法で形成でき、かつ高い移動度とアモルファス性を兼備するという特徴を維持したまま、比較的容易な制御により安定的な特性を有する含インジウム金属酸化物膜を得ることができ、安定的な特性を有するTFT素子を得ることができる薄膜トランジスタの製造方法を提供することを第3の目的とする。

課題を解決するための手段

[0024]
 本発明者らは、上記目的を達成するため、鋭意検討を行った結果、タングステンをドープした酸化インジウム(In-W-O)に更に亜鉛及び/又は錫をドーピングした酸化インジウム(In-W-Zn-O、In-W-Sn-O、In-W-Sn-Zn-O)の金属酸化物膜が従来のIn-W-Oを大幅に超える高い移動度を発現し、しかも良好な無加熱のプロセスで成膜し得る上、良好なアモルファス性も兼備し、この金属酸化物膜でチャネル層を含む素子を成膜して薄膜トランジスタを作製することにより、高性能な薄膜トランジスタを比較的簡易に作製することができることを見出した。
[0025]
 従って、本発明は、第1の発明として、ソース電極、ドレイン電極及びゲート電極の3電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層がタングステンと亜鉛及び/又は錫とをドープした酸化インジウム膜で形成されていることを特徴とする薄膜トランジスタを提供する。
[0026]
 また、上記第2の目的は、上記チャネル層を、有機物膜と、タングステン、錫、チタンの少なくとも1つをドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層とすることにより達成される。
[0027]
 従って、本発明は、第2の発明として、ソース電極、ドレイン電極及びゲート電極の3電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層が、有機物膜と、タングステン、錫、チタンの少なくとも1つをドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層であることを特徴とするバイポーラ型薄膜トランジスタを提供する。
[0028]
 ここで、「電気抵抗率が予め制御された金属酸化物膜」とは、チャネル層を酸化物半導体と有機半導体とを積層して形成した場合に、酸化物半導体の特性が良好な半導体特性を維持するよう、酸化物膜の特性を考慮して、積層前に予め導電性をコントロールした酸化物膜のことを言う。
[0029]
 また、このバイポーラ型薄膜トランジスタにおいて、前記有機物膜は、F8T2、P3HT、ペンタセン、テトラベンゾポルフィリンであることが好ましい。
[0030]
 前記チャネル層は、前記ゲート電極側から、前記金属酸化物、前記有機物膜の順で積層されるのが好ましく、また、前記ソース電極及び前記ドレイン電極は、前記有機物膜に接触して載置されるのが好ましい。なお、有機物膜に接触するとは、チャネルが金属酸化物層と有機物層とを積層して形成される際に、ソース電極及びドレイン電極が、有機物層上に設けられることを意味する。
[0031]
 また、前記金属酸化物膜に含まれるタングステンは、0.5wt%以上15wt%未満であることが好ましく、更に前記金属酸化物膜の前記電気抵抗率は10 -1~10 4Ωcmであることが好ましい。
[0032]
 更に本発明者らは、上記第3の目的を達成すべく、鋭意検討を行った結果、酸素ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタすることにより、所定パターンのインジウムを含む金属酸化物膜を基板上に形成し、このインジウムを含む金属酸化物膜で、TFT素子のチャネル層又はチャネル層の一部を含む1又は2以上の要素を形成して、薄膜トランジスタを製造する場合に、上記スパッタにより上記金属酸化物膜を形成してTFT素子の各要素を形成した後に、熱処理を施すことにより、安定的な特性を有し、かつ十分な再現性を有するTFT特性が得られ、かつ大気中150~300℃の温度で10~120分程度の簡易な熱処理で良好な効果が得られ、生産性にも優れることが見い出された。
[0033]
 従って、本発明は、第3の発明として、酸素ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタすることにより、所定パターンのインジウムを含む金属酸化物膜を基板上に形成し、このインジウムを含む金属酸化物膜で、チャネル層、ソース電極、ドレイン電極及びゲート電極のうちの少なくともチャネル層又はチャネル層の一部を含む1又は2以上の要素を形成して、薄膜トランジスタを製造する方法であって、基板の加熱を行わずに上記スパッタを行って上記金属酸化物膜を形成し、上記チャネル層、ソース電極、ドレイン電極及びゲート電極の各要素を基板上に形成した後、熱処理を施すことを特徴とする薄膜トランジスタの製造方法を提供する。
[0034]
 また、本発明者らは、更に検討を進めた結果、インジウムを含む金属酸化物膜としては、インジウムを含むターゲットとして、錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウムの焼結体をターゲットとして、錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウム膜を成膜することが好ましいこと、特にIn-W-Zn-O焼結体をターゲットとして用いてIn-W-Zn-O膜を成膜する場合には、W量とZn量を制御することにより、閾電圧や移動度などのTFT特性を容易に調節することができること、更に後述する実施例のように、熱酸化膜を有するシリコンウエハーからなる基板上に上記In-W-Zn-O膜からなるチャネル層を形成し、このチャネル層上にITO焼結体をターゲットとしてITO膜を成膜してソース電極及びドレイン電極を形成した後、熱処理を施すことにより、容易かつ安定的に高性能な薄膜トランジスタが得られること、などを見い出した。
[0035]
 従って、本発明は、この第3の発明の好適な実施態様として下記(1)~(5)の発明を提供する。
(1)少なくとも上記チャネル層又はチャネル層の一部を、錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウムの焼結体をターゲットとして用いて錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウム膜を成膜することにより形成する上記第3の発明にかかる薄膜トランジスタの製造方法。
(2)少なくとも上記チャネル層を、In-W-Zn-O焼結体をターゲットとして用いてIn-W-Zn-O膜を成膜することにより形成する(1)の薄膜トランジスタの製造方法。
(3)ターゲットとして用いるIn-W-Zn-O焼結体のW含有量及び/又はZn含有量を調整することにより、特性を制御する(2)の薄膜トランジスタの製造方法。
(4)ゲート絶縁膜となる熱酸化膜を有するシリコンウエハーをゲート電極を兼ねた基板として用い、この基板の上記熱酸化膜上にIn-W-Zn-O焼結体をターゲットとしてIn-W-Zn-O膜を成膜してチャネル層を形成し、更にこのチャネル層上にITO焼結体をターゲットとしてITO膜を成膜してソース電極及びドレイン電極を形成する(1)~(3)のいずれかに記載の薄膜トランジスタの製造方法。
(5)上記熱処理の条件を、大気中、150~300℃で、10~120分とする上記第3の発明にかかる薄膜トランジスタの製造方法。

発明の効果

[0036]
 上記第1の発明によれば、無加熱のスパッタ成膜法で形成でき、かつ高い移動度とアモルファス性を兼備するという特徴を維持したまま、より高い移動度を達成した半導体膜でチャネル層を形成したことにより、高性能な薄膜トランジスタを生産性よく得ることができる。
 また、上記第2の発明によれば、チャネル層を有機物膜及び金属酸化物膜で積層する薄膜トランジスタにおいて、当該金属酸化物膜が、タングステン、錫、チタンの少なくとも一つをドープしたインジウムを含み、且つ、電気抵抗率が予め制御されている。かかる構成により、金属酸化物膜に有機物膜を積層した場合であっても、金属酸化物膜の特性が良好な半導体特性を維持し、高性能且つ高信頼性を有する、n型及びp型の両極動作が可能なバイポーラ型薄膜トランジスタを提供することができ、更に、低コストで且つ熱的安定性の高い、n型及びp型の両極動作が可能なバイポーラ型薄膜トランジスタを提供することができる。
 更に、上記第3の本発明によれば、無加熱のスパッタ成膜法で形成でき、かつ高い移動度とアモルファス性を兼備するという特徴を維持したまま、比較的容易な制御により安定的な特性を有する含インジウム金属酸化物膜を得ることができ、安定的な特性を有するTFT素子を得ることができるものである。

図面の簡単な説明

[0037]
[図1] 本発明の第1の発明にかかるTFT素子(薄膜トランジスタ)の一例を示す概略断面図である。
[図2] 本発明の第2の発明にかかるTFT素子(バイポーラ型薄膜トランジスタ)の一例を示す概略断面図である。
[図3] 実験1の結果を示すもので、実施例4で作製したTFT素子(薄膜トランジスタ)の動作特性を示すグラフである。
[図4] 実験1の結果を示すもので、比較例2で作製したTFT素子(薄膜トランジスタ)の動作特性を示すグラフである。
[図5] 実験2の結果を示すもので、実施例4で作製したTFT素子(薄膜トランジスタ)の動作特性を示すグラフである。
[図6] 実験2の結果を示すもので、比較例2で作製したTFT素子(薄膜トランジスタ)の動作特性を示すグラフである。
[図7] 実施例5で作製したTFT素子(薄膜トランジスタ)の動作特性を示すグラフである。
[図8] 実施例6,7及び比較例3,4で作製したTFT素子(バイポーラ型薄膜トランジスタ)の動作特性を示すグラフである。
[図9] 実施例6,8で作製したTFT素子(バイポーラ型薄膜トランジスタ)の動作特性を示すグラフである。
[図10] 比較例5で行ったTFT素子(バイポーラ型薄膜トランジスタ)の特性評価の結果を示すグラフである。
[図11] 比較例5で行ったTFT素子(バイポーラ型薄膜トランジスタ)の特性評価の結果を示すグラフである。

発明を実施するための形態

[0038]
 以下、本発明につき更に詳しく説明する。
 上記第1の発明にかかる薄膜トランジスタは、上述のように、チャネル層をタングステンと亜鉛及び/又は錫とをドープした酸化インジウム膜で形成したものであり、例えば図1に示した構成のTFT素子を例示することができる。
[0039]
 この図1の薄膜トランジスタは、ゲート絶縁膜2として熱酸化膜(SiO 2)が表面に形成されたSi基板1(ゲート電極)上に、チャネル層3を形成し、更にこのチャネル層3上にソース電極4及びドレイン電極5を形成したものであり、このような薄膜トランジスタにおいて、上記第1の発明では、少なくとも上記チャネル層3をインジウムを含む金属酸化物膜で形成したものである。なお、図1中の6は、Si基板(ゲート電極)と導通をとるための銀ペースト6である。
[0040]
 上記チャネル層3を形成する金属酸化物膜としては、上記のように、タングステンと亜鉛及び/又は錫とをドープした酸化インジウム膜であり、即ちIn-W-Zn-O、In-W-Sn-O又はIn-W-Sn-Zn-Oが用いられる。これらの酸化インジウム膜は、いずれも透明な導電膜が得られることから透明薄膜トランジスタを作製することができる。また、これらはアモルファス性を保持する傾向があり、熱安定性や膜平坦性に優れ、更にこれらの金属酸化物膜をスパッタにより成膜する際にターゲットのW含有量、Zn含有量、Sn含有量を調整することにより、TFT特性を容易に制御することも可能である。
[0041]
 このチャネル層3は、特に制限されるものではないが、通常は10 -1~10 6Ωcm、特に1~10 5Ωcmの電気抵抗率に調整される。この場合、上記In-W-Zn-O、In-W-Sn-O、In-W-Sn-Zn-Oは、成膜時に酸素欠損の度合いを調節することにより、比較的容易に電気抵抗率を調整することができる。
[0042]
 このチャネル層3を上記In-W-Zn-O膜、In-W-Sn-O膜又はIn-W-Sn-Zn-O膜で形成する場合の成膜法は、DC反応性スパッタ法やRFスパッタ法、パルスレーザー蒸着法などの物理的気相成長法を用いることができるが、特に酸素ガスを含む雰囲気下で、インジウム含むターゲットを用いてスパッタする方法が好ましく採用される。この場合、酸素ガスの流量を調整変化させることにより、In-W-Zn-O膜、In-W-Sn-O膜又はIn-W-Sn-Zn-O膜の酸素欠損量を調整して、電気抵抗率をチャネル層3に適した上記抵抗率に調整することができる。
[0043]
 このようにスパッタ法による成膜を行う際に用いられるターゲットとしては、In-W-Zn-O膜を成膜する場合にはInWZn金属ターゲットやIn-W-Zn-Oセラミックターゲットを、またIn-W-Sn-O膜を成膜する場合にはInWSn金属ターゲットやIn-W-Sn-Oセラミックターゲットを、In-W-Sn-Zn-O膜を成膜する場合にはInWSnZn金属ターゲットやIn-W-Sn-Zn-Oセラミックターゲットをそれぞれ用いることができる。
[0044]
 ここで、DC反応性スパッタ法やRFスパッタ法で上記インジウムを含む金属酸化膜を成膜する際、本発明では基板の加熱を行う必要なく、常温でスパッタを行うことにより良好に上記金属酸化物膜を形成することができる。また、特に制限するものではないが、複数のカソードにパルス状の電圧を交互に印加して、高速で上記金属酸化物膜を成膜するデュアルカソードスパッタ法を適用して生産性を向上させることもでき、またプラズマ中のイオン濃度を測定することによって導入酸素量をリアルタイムで制御するPEM(Plasma Emission Monitor)コントロールによるフィードバックシステムを用いて、薄膜の安定な組成制御及び酸素含有量制御を行うようにすることもできる。
[0045]
 次に、上記ソース電極4及びドレイン電極5は、In 23,ITO,FTO,In-Ti-O膜、In-W-O膜などの透明電極材料や、透明性を求めなければAu,Pt,Ti,Alなどの金属材料、各種導電性高分子材料などの公知の材料を用いることができる。また、場合によっては、これらソース電極又はドレイン電極の一方又は両方を上記チャネル層3と同様にIn-W-Zn-O膜、In-W-Sn-O膜又はIn-W-Sn-Zn-O膜で形成することもできる。この場合にはチャネル層3とソース電極4やドレイン電極5とを同じ成膜装置を用いて形成することができ、コストの削減を図ることができる。また、可視光領域での透明性が得られることから幅広いアプリケーションへの対応が可能となる。
[0046]
 このソース電極4やドレイン電極5には良好な導電性が求められ、通常は電気抵抗率10 -5~10 -1Ωcm、特に10 -5~10 -3Ωcmに調整される。この場合、上記チャネル層3と同様に上記スパッタ法によりIn 23膜やITO膜、In-Ti-O膜、In-W-O膜、In-W-Zn-O膜、In-W-Sn-O膜、In-W-Sn-Zn-O膜を成膜してソース電極4やドレイン電極5を形成する場合には、酸素導入量を調整して酸素欠損を積極的に導入することによってこのような低抵抗率を達成することができる。また、水素や水を添加しながら成膜を行うことも低抵抗率化に有効である。更に、場合によっては、これら電極4,5の成膜時にも上記チャネル層3の場合と同様に、デュアルカソードスパッタ法やPEMコントロールを採用することもでき、この場合にはターゲットの状態に依存することなく、薄膜の安定な組成制御及び酸素含有量制御を行うことができ、信頼性の高い成膜操作を行うことができる。
[0047]
 また、このようにチャネル層3と共にソース電極4やドレイン電極5をスパッタ法により上記インジウムを含む金属酸化物膜で形成する場合、膜中の酸素含有量を徐々に変化させた組成傾斜膜(導電率傾斜膜)をソース電極4及びドレイン電極5とチャネル層3との界面に形成適用することもでき、これによりソース電極4及びドレイン電極5とチャネル層3との界面でのバリアが低減化してキャリアの注入が容易になり、特性の向上が期待できる。
[0048]
 上記図1の薄膜トランジスタ(TFT素子)では、基板1としてSiO 2のゲート絶縁膜2を有するSi基板を用いたが、基板はこれに限定されるものではなく、従来からトランジスタ等の電子デバイスの基板として公知のものを用いることができる。例えば、上記Si基板の外に、白板ガラス,青板ガラス,石英ガラス等のガラス基板、ポリエチレンテレフタレート(PET)を始めとする高分子フィルム基材などの透明基板や、デバイスに対して透明性が求められない場合であれば、各種金属基板やプラスチック基板、ポリイミド等の非透明高分子基板などを用いることもできる。
[0049]
 また、上記図1のTFT素子では、Si基板1をゲート電極とし銀ペースト6でこのゲート電極と導通をとるようになっているが、絶縁性の基板を用い別途にゲート電極及びゲート絶縁膜を基板上に形成してもよい。
[0050]
 この場合、ゲート電極を形成する材料としては、上記ソース電極4やドレイン電極5と同様の電極材料を例示することができ、勿論チャネル層3の形成時と同様の成膜装置を用いてIn 23膜やITO膜、In-Ti-O膜、In-W-O膜、In-W-Zn-O膜、In-W-Sn-O膜、In-W-Sn-Zn-O膜で形成することもできる。なお、ゲート電極の電気抵抗率は、上記ソース電極4やドレイン電極5と同様に、10 -5~10 -1Ωcm、特に10 -5~10 -3Ωcmとすることができる。
[0051]
 また、上記ゲート絶縁膜は、SiO 2,Y 23,Ta 25,Hf酸化物などの金属酸化物や、ポリイミドを初めとする絶縁性高分子材料などの公知の材料を用い、公知の方法で形成すればよい。このゲート絶縁膜の電気抵抗率は、通常は1×10 6~1×10 15Ωcm、特に1×10 10~1×10 15Ωcmとすればよい。
[0052]
 次に、本発明の第2の発明にかかるバイポーラ型薄膜トランジスタは、例えば図2に示すようなTFT素子であって、チャネル層3が、有機物膜3bと、タングステン、錫、チタンの少なくとも1つをドープしたインジウムを含む金属酸化物膜3aとの積層で形成される。
[0053]
 ここで、図2において、Si基板(ゲート電極)1、熱酸化膜(ゲート絶縁膜)2、ソース電極4、ドレイン電極5及び銀ペースト6は、上記第1発明の薄膜トランジスタとして例示した図1のTFT素子と同様であり、更にこれら要素とチャネル層3との配置構成も図1のTFT素子と同様である。そして、この第2の発明にかかるバイポーラ型薄膜トランジスタでは、上記ように、チャネル層3を、有機物膜3bと、金属酸化物膜3aとの積層構造によって形成したものである。
[0054]
 このように、チャネル層3が有機物膜3b及び金属酸化物膜(無機物膜)3aで積層される第3の発明にかかる薄膜トランジスタでは、当該金属酸化物膜3aは、タングステン、錫、チタンの少なくとも一つをドープしたインジウム(InWO x、InSnO x、InTiO x)を含むように形成される。
[0055]
 さらに好適には、金属酸化物膜3aは、タングステンと、錫、チタン、亜鉛の少なくとも一つとをドープしたインジウム(InWSnO、InWTiO、InWZnO)を含むように形成される。
[0056]
 このような材料を用いれば、金属酸化物膜3aを成膜する際に、酸素欠損の度合い及びタングステンのドープ量を調整することによって、比較的容易に電気抵抗率を調整することが可能となる。つまり、例えば従来のように金属酸化物膜3aとしてIZOを用いると、導電性が高くなり過ぎてしまうので、金属酸化物膜3aのIZOの上に有機物膜3bを積層する際に、下側に位置する金属酸化物膜3aの特性が大きく変化してしまう。そうすると、n型としての金属酸化物膜3a及びp型としての有機物膜3bをそれぞれ積層させても、n型及びp型の両極を、TFT特性が大きく変化することが無い状態で充分に駆動させることはできない。これに対し、本発明のように金属酸化物膜3aが上記材料のいずれかを含むようにすれば、金属酸化物膜3aの抵抗率を調整して導電性を制御することができる。従って、有機物膜3bを積層した際の金属酸化物3aの特性変化を考慮して、積層前に、予め金属酸化物膜3aの導電性が所望の抵抗値を有するように、コントロールすることができるのである。このように、酸素導入量及びタングステンのドープ量を調整して抵抗率を高めに設定しておくことによって、金属酸化物膜3aの上に有機物膜3bを形成した後に、金属酸化物膜3aの特性が良好な半導体特性を維持したまま、すなわち、TFT特性を良好な状態のままにすることができるので、高性能かつ高信頼性を有した、両極動作が可能なバイポーラ型薄膜トランジスタを構築することが可能となる。また、上記のような材料を用いれば、透明な導電膜を得ることができるので、透明な薄膜トランジスタを作製することが可能である。
[0057]
 また特に、金属酸化物膜3aが、タングステンをドープしたインジウムを必ず含むようにすれば、金属酸化物膜の導電性をより効果的に制御することができる。ここで、TFTのような半導体素子では、製品化の過程で後工程として、パネルとの接着や封止工程等の加熱工程が必ず必要となるが、この加熱工程である後述するポストアニールを行った後には、金属酸化物膜の導電性は、タングステンのドープ量にのみ依存することになる。
[0058]
 即ち、IWOの導電性は、アニール前は酸素導入量とタングステンのドープ量の両方に依存しているが、ポストアニールを行うと、金属酸化物膜中の酸素含有量が熱力学的に安定な状態に落ち着くことになるので、成膜時の酸素導入量には依存しなくなるのである。このように、タングステンをドープしたインジウムを必ず含むようにすれば、ポストアニールのような加熱処理を行う場合でも、タングステンのドープ量を変化させることで、導電性を操作することができるのである。
[0059]
 なお、上記非特許文献2に開示されている、無機半導体材料にIZOを用いた有機-無機半導体構造のバイポーラ型トランジスタでは、ポストアニールを行った場合に、導電性が強くなり過ぎてしまうため、半導体として機能することができないのに対し、無機半導体材料に上記材料を用いる本発明の有機-無機半導体構造のバイポーラ型トランジスタによれば、ポストアニールを行った場合であっても、導電性が高くなり過ぎることなく、半導体として機能させることができる。TFTの様な半導体素子では、上述の通り、製品化の過程で後工程として、パネルとの接着や封止工程等の加熱工程が必ず必要となる。従って、無機半導体材料に上記材料を用いれば、ポストアニールのような加熱処理を行った場合であっても、半導体としての機能を保つことが可能な、熱的安定性の高いトランジスタとすることができるのである。
[0060]
 以上の通り、金属酸化物膜3aが、タングステンをドープしたインジウムを必ず含むようにすれば、金属酸化物膜3aの抵抗率をより容易に且つより正確に制御することができるので、金属酸化物膜3aをチャネル層として積層する前に、良好なTFT特性を与えるための所望の抵抗値を有する金属酸化物膜3aを形成することが可能である。また特に、タングステンを含むInWO x、InWSnO、InWTiO、InWZnOは、アモルファス性を保持する傾向があるので、熱安定性や膜平坦性に優れている。
[0061]
 ここで、上記金属酸化物膜3aに含まれるタングステンは、金属酸化物膜全体の0.6質量%以上15質量未満とすることが好ましい。タングステンの含有量が15質量%以上になると、抵抗率が大きくなり過ぎて絶縁性となり、良好なTFT特性を維持することができなくなる場合がある。
[0062]
 また、チャネル層3の金属酸化物膜3aは、特に制限されるものではないが、通常は10 -1~10 5Ωcm、特に1~10 4Ωcmの電気抵抗率に調整される。この場合、上記InWO x、InSnO x、InTiO x、さらに好適にはInWSnO、InWTiO、InWZnOは、成膜時に酸素欠損の度合いを調節することで、比較的容易に電気抵抗率を調整することができる。
[0063]
 このような電気抵抗率にすることによって、金属酸化物膜3aに有機物膜3bを積層した場合であっても、金属酸化物膜の特性が変化すること無く、良好なTFT特性を維持することができる。これにより、高性能且つ信頼性のある状態で、n型及びp型の両極動作を駆動させることができる。
[0064]
 チャネル層3の一部を形成する金属酸化物膜3a、すなわち上記のようなInWO x膜、InSnO x膜、InTiO x膜、更に好適にはInWSnO膜、InWTiO膜、InWZnO膜の成膜方法は、上記第1発明の場合と同様に、DC反応性スパッタ法やRFスパッタ法、パルスレーザー蒸着法などの物理的気相成長法を用いることができ、特に、酸化ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタする方法を採用するのが好ましい。この場合、酸素ガスの流量を調整することによって、金属酸化物膜(InWO x膜、InSnO x膜、InTiO x膜、InWSnO膜、InWTiO膜、InWZnO膜)の酸素欠損量を調整することができるので、チャネル層3として金属酸化物膜3aの上に有機物膜3bを積層する場合であっても、金属酸化物膜3aの特性が大きく変化するのを防ぐことができる。すなわち、金属酸化物膜3aの上に更に有機物膜3bを積層した場合であっても、金属酸化物膜3aの電気抵抗率を、チャネル層3に適した抵抗率に調整することができるので、良好な状態で、n型及びp型の両極を駆動させることができる。
[0065]
 スパッタ法による金属酸化物膜の成膜を行う際に用いられるターゲットとしては、InWO xを成膜する場合にはInW金属ターゲットやInWO xセラミクスターゲットを、InTiO xを成膜する場合にはInTi金属ターゲットやInTiO xセラミクスターゲットを、InSnO xを成膜する場合にはInSn金属ターゲットやInSnO xセラミクスターゲットを、それぞれ用いることができる。
[0066]
 なお、従来のDC反応性スパッタ法やRFスパッタ法などの成膜法は、成膜速度が比較的遅いために十分な生産性が得られない場合があると共に、InWO x膜、InSnO x膜、InTiO x膜、InWSnO膜、InWTiO膜、InWZnO膜の安定な組成制御も容易ではなく特性の維持が困難となる場合がある。そこで、特に制限されるものではないが、上記第1発明の場合と同様に、デュアルカソードスパッタ法を適用して生産性を向上させることができる。更に、上記PEM(Plasma Emission Monitor)コントロールによるフィードバックシステムを用いることも好ましく、これによりターゲットの状態に依存することなく、薄膜の安定な組成制御及び酸素含有量制御を行うことができる。
[0067]
 次に、上記チャネル層3の一部を形成する有機膜層3bは、F8T2、P3HT、ペンタセン、テトラベンゾポルフィリンによって形成されるが、必ずしもこれらに限定されるわけではなく、トランジスタにおいて有機物半導体として用いられる一般的な材料によって形成されれば良い。なお、チャネル層3の一部を形成する上記有機物膜3bの成膜方法は、特に制限はなく公知の方法により成膜すればよく、例えばスピンコート法が好ましく用いられる。
[0068]
 そして、これらの金属酸化物膜3a及び有機物膜3bの積層で構成されるチャネル層3は、図2に示されているように、ゲート電極1側(図2の下側)から、金属酸化物膜3a、有機物膜3bの順で積層されるのが好ましい。この場合、上述の通り、金属酸化物膜3aは特にスパッタ法で成膜されるのに対し、有機物膜3bは蒸着も可能だが、低コスト化のために特にスピンコート法で成膜することが好ましい。従って、ゲート電極1の上に先に有機物膜3bを成膜すると、金属酸化物膜3aを成膜する際のスパッタリングによって、有機物膜3bがプラズマにさらされて変質する場合があり、また金属酸化物膜3aの中に有機物が大量に混入してしまう場合がある。ただし、この第3発明のTFT素子のチャネル層3は、図2に示したように、下層を金属酸化物膜3a、上層を有機物膜3bとする積層形態に限定されるものではなく、積層方法を工夫することによって、下層を有機物膜3b、上層を金属酸化物膜3aとする積層形態とすることもできる。
[0069]
 更に、ソース電極4及びドレイン電極5は、上記有機物膜3bの上に接触して形成されることが好ましく、このように両電極を有機物膜3bの上に形成することによって、接触抵抗が大幅に低減し、良好なTFT特性が得られるという効果がある。そして、この点からも、ゲート電極1側(図2の下側)から、金属酸化物膜3a、有機物膜bの順で積層してチャネル層3を形成することが好ましい。
[0070]
 次に、ソース電極4及びドレイン電極5は、上述した第1発明の場合と同様の材料で同様にして形成することができ、特に一方又は両方の電極を、上記チャネル層3の金属酸化物膜3aと同様に、InWO x、InSnO x、InTiO x、InZnO x、InWSnO、InWTiO、InWZnOなどのインジウムを含む金属酸化物膜で形成することが好ましい。これにより、チャネル層3の金属酸化物膜3a、ソース電極4及び/又はドレイン電極5を同じ成膜装置で形成することができるので、製造コストを低減させることができる。
[0071]
 これらソース電極4やドレイン電極5の導電性も上記第1発明の場合と同様に、通常は10 -5~10 -1Ωcm、特に10 -5~10 -2Ωcmの電気抵抗率に調整される。この場合、上記ソース電極4やドレイン電極5をInWO x膜、InSnO x膜、InTiO x膜、InZnO x膜、InWSnO膜、InWTiO膜、InWZnO膜などで形成する場合には、チャネル層3の一部を形成する金属酸化物膜3aを成膜する場合と同様に、スパッタ法により形成することができるが、この際にも、酸素導入量を調整して酸素欠損を導入することによって、低抵抗率を達成することができることも、上記第1発明の場合と同様である。また、水素や水を添加しながら成膜を行うことや、デュアルカソードスパッタ法やPEMコントロールを採用することによる効果なども上記第1発明の場合と同様である。
[0072]
 更に、基板1や熱酸化膜2、銀ペースト6などについては、上記第1発明と同様であるので、図2に図1と同様の参照符号を付し、ここではその説明は省略する。
[0073]
 なお、上記第1発明及び第2発明の薄膜トランジスタは、図1及び図2にそれぞれ示したボトムゲート・トップコンタクト型のものに限定されるものではなく、ボトムゲート・ボトムコンタクト、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトなど、その他の形態とすることもできる。
[0074]
 次に、上記第3の発明にかかる薄膜トランジスタの製造方法は、上述のように、スパッタによりインジウムを含む金属酸化物膜を基板上に形成し、このインジウムを含む金属酸化物膜で、チャネル層、ソース電極、ドレイン電極及びゲート電極のうちの少なくともチャネル層又はチャネル層の一部を含む1又は2以上の要素を形成し、これらの要素を形成した後に熱処理を施すものである。
[0075]
 ここで、本発明で製造される薄膜トランジスタとしては、特に制限されるものではないが、例えば図1に示された上記第1発明の薄膜トランジスタや、図2に示された上記第2発明のバイポーラ型薄膜トランジスタを例示することができる。
[0076]
 そして、この本発明の製造方法は、上述したスパッタ法によってインジウムを含む金属酸化物膜を成膜して基板1上にチャネル層3(図1)又はチャネル層3の金属酸化膜層3a(図2)を形成し、更にソース電極4、ドレイン電極5、更にTFTの構造によっては上記ゲート電極を形成しTFT素子の各要素を形成した後、熱処理を施す。
[0077]
 この熱処理を行う際の加熱温度は、チャネル層3(図1)やチャネル層3の一部を構成する金属酸化膜層3a(図2)を形成する金属酸化物膜の種類や大きさ,厚さ等に応じて適宜設定され、特に制限されるものではないが、通常は150~300℃、特に150~200℃とすることができ、処理時間は10~120分、特に30~60分とすればよい。また、加熱処理雰囲気も大気中で問題ない。
[0078]
 本発明では、この熱処理を行うことにより、特にIn-W-Zn-O膜に熱処理を施すことにより、以下の3点の効果を得ることができる。
 まず第1に、スパッタ成膜時の酸素導入量が最適な値ではなく、必ずしも満足なTFT特性が得られなかった場合でも、この熱処理によってTFT特性を最適な状態にすることが可能である。従って、スパッタリングターゲットのエロージョン進行に伴い酸素導入量の微妙な調整が不要となり、またスパッタ成膜時の到達真空度に由来するTFT特性の変化もなくなり、安定な特性を有するTFT素子を容易に製造することができる。
[0079]
 第2に、界面や半導体膜中の欠陥が大幅に減少し、TFT素子として使用する際の特性変化が非常に少なくなる。
 更に第3として、スパッタ成膜時に使用するターゲット中のW含有量及び/又はZn含有量を制御することにより、閾電圧や移動度などのTFT特性を容易に調整することができる。
実施例
[0080]
 以下、実施例及び比較例を示し、本発明をより具体的に説明するが、本発明は下記実施例に制限されるものではない。
[0081]
〔実施例1~3、比較例1〕
[半導体膜の性能試験]
 まず、本発明の第1の発明にかかる薄膜トランジスタにチャネル層として用いられるIn-W-Zn-O膜、In-W-Sn-O膜、In-W-Sn-Zn-O膜の性能を下記の通り評価した。
[0082]
・試験試料の作製
(試料1:In-W-Zn-O膜)
 エタノールとアセトンで洗浄した厚さ1.1mmの石英ガラス基板上に、厚さ30nmのIn-W-Zn-O膜を基板無加熱の状態でDCマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
(スパッタ条件)
 ターゲット:In-W-Zn-O焼結体(W=5wt%,Zn=0.5wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約5分
 成膜時のガス流量:Ar/O 2=94/6.0sccm
[0083]
 このようにしてIn-W-Zn-O膜が形成された石英ガラス基板から10mm×10mmの試験片を切り出し、この小片の中央部を隠すようにシャドーマスクを貼り付け、その四隅にDCマグネトロンスパッタ法により厚さ30nmのITO膜からなるオーミック電極を形成し、試料1とした。スパッタ条件は下記の通りである。
(スパッタ条件)
 ターゲット:In-Sn-O焼結体(Sn=5wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約3分
 成膜時のガス流量:Ar/O 2=99/1.0sccm
[0084]
(試料2:In-W-Sn-O膜)
 エタノールとアセトンで洗浄した厚さ1.1mmの石英ガラス基板上に、厚さ30nmのIn-W-Sn-O膜を基板無加熱の状態でDCマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
(スパッタ条件)
 ターゲット:In-W-Sn-O焼結体(W=5wt%,Sn=0.5wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約5分
 成膜時のガス流量:Ar/O 2=94/6.0sccm
[0085]
 このようにしてIn-W-Sn-O膜が形成された石英ガラス基板から10mm×10mmの試験片を切り出し、その四隅に上記試料1と同様にしてITO膜からなるオーミック電極を形成し、試料2とした。
[0086]
(試料3:In-W-Sn-Zn-O膜)
 エタノールとアセトンで洗浄した厚さ1.1mmの石英ガラス基板上に、厚さ30nmのIn-W-Sn-Zn-O膜を基板無加熱の状態でDCマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
(スパッタ条件)
 ターゲット:
In-W-Sn-Zn-O焼結体(W=5wt%,Sn=0.25wt%,Zn=0.25wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約5分
 成膜時のガス流量:Ar/O 2=94/6.0sccm
[0087]
 このようにしてIn-W-Sn-Zn-O膜が形成された石英ガラス基板から10mm×10mmの試験片を切り出し、その四隅に上記試料1と同様にしてITO膜からなるオーミック電極を形成し、試料3とした。
[0088]
(試料4:In-W-O膜)
 エタノールとアセトンで洗浄した厚さ1.1mmの石英ガラス基板上に、厚さ30nmのIn-W-O膜を基板無加熱の状態でDCマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
(スパッタ条件)
 ターゲット:In-W-O焼結体(W=5wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約5分
 成膜時のガス流量:Ar/O 2=94/6.0sccm
[0089]
 このようにしてIn-W-O膜が形成された石英ガラス基板から10mm×10mmの試験片を切り出し、その四隅に上記試料1と同様にしてITO膜からなるオーミック電極を形成し、試料4とした。
[0090]
 上記試料1~4についてVan der Pauw法によりホール測定を行った。ホール測定は、東陽テクニカ社製ホール測定装置「ResiTest8300」を用いて行った。結果を表1に示す。
[0091]
[表1]


[0092]
 表1に示されているように、ホール測定の結果、In-W-O膜に更にZn,SnをドープしたIn-W-Zn-O膜、In-W-Sn-O膜、In-W-Sn-Zn-O膜は、ホール移動度が大幅に向上していることが認められる。
[0093]
  [実施例1]
 表面にゲート絶縁膜として熱酸化膜(SiO 2、厚さ300nm)が形成されたシリコンウエハー上に、DCマグネトロンスパッタ法によって厚さ30nmのIn-W-Zn-O膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料1のIn-W-Zn-O膜形成時と同様の条件とし、基板無加熱でスパッタを行った。
[0094]
 得られた上記チャネル層上に、DCマグネトロンスパッタ法によって厚さ30nmのITO膜をソース電極及びドレイン電極として成膜し、図1に示した構成の薄膜トランジスタ(TFT素子)を作製した。この場合、スパッタ条件は上記試料1のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜にはシャドーマスクを用いてパターニングを行い、チャネル長0.1mm、チャネル幅6.4mmとした。
[0095]
  [実施例2]
 表面にゲート絶縁膜として熱酸化膜(SiO 2、厚さ300nm)が形成されたシリコンウエハー上に、DCマグネトロンスパッタ法によって厚さ30nmのIn-W-Sn-O膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料2のIn-W-Sn-O膜形成時と同様の条件とし、基板無加熱でスパッタを行った。
[0096]
 得られた上記チャネル層上に、DCマグネトロンスパッタ法によって厚さ30nmのITO膜をソース電極及びドレイン電極として成膜し、図1に示した構成の薄膜トランジスタ(TFT素子)を作製した。この場合、スパッタ条件は上記試料2のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例1と同様にシャドーマスクを用いてパターニングを行い、チャネル長0.1mm、チャネル幅6.4mmとした。
[0097]
  [実施例3]
 表面にゲート絶縁膜として熱酸化膜(SiO 2、厚さ300nm)が形成されたシリコンウエハー上に、DCマグネトロンスパッタ法によって厚さ30nmのIn-W-Sn--Zn-O膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料3のIn-W-Sn-Zn-O膜形成時と同様の条件とし、基板無加熱でスパッタを行った。
[0098]
 得られた上記チャネル層上に、DCマグネトロンスパッタ法によって厚さ30nmのITO膜をソース電極及びドレイン電極として成膜し、図1に示した構成の薄膜トランジスタ(TFT素子)を作製した。この場合、スパッタ条件は上記試料3のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例1と同様にシャドーマスクを用いてパターニングを行い、チャネル長0.1mm、チャネル幅6.4mmとした。
[0099]
  [比較例1]
 表面にゲート絶縁膜として熱酸化膜(SiO 2、厚さ300nm)が形成されたシリコンウエハー上に、DCマグネトロンスパッタ法によって厚さ30nmのIn-W-O膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料4のIn-W-O膜形成時と同様の条件とし、基板無加熱でスパッタを行った。
[0100]
 得られた上記チャネル層上に、DCマグネトロンスパッタ法によって厚さ30nmのITO膜をソース電極及びドレイン電極として成膜し、図1に示した構成の薄膜トランジスタ(TFT素子)を作製した。この場合、スパッタ条件は上記試料4のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例1と同様にシャドーマスクを用いてパターニングを行い、チャネル長0.1mm、チャネル幅6.4mmとした。
[0101]
 上記実施例1~3及び比較例1で得られた4種類の薄膜トランジスタにつき、アジレント社製の半導体パラメータアナライザー「4155C」を用いてTFT特性を評価した。この際、ドレイン電圧は70V、ゲート電圧は-70~+70Vまで掃印した。得られたTFT特性を元に電界効果移動度μ FEを算出した。結果を表2に示す。
[0102]
[表2]


[0103]
 表2に示されているように、In-W-O膜に更にZn,SnをドープしたIn-W-Zn-O膜、In-W-Sn-O膜、In-W-Sn-Zn-O膜でチャネル層を形成した本発明の第1の発明にかかる薄膜トランジスタ(実施例1~3)は、In-W-O膜をチャネル層とする薄膜トランジスタ(比較例1)に比して電界効果移動度が大幅に向上することが確認された。
[0104]
  [実施例4]
 実施例1と同様にして、シリコンウエハー上に厚さ30nmのIn-W-Zn-O膜をチャネル層として成膜した。その際、成膜時の酸素導入量を下記の通り変化させて5種類のIn-W-Zn-O膜を成膜した。
成膜時のガス流量
(1)Ar/O 2=96/4.0sccm
(2)Ar/O 2=95/5.0sccm
(3)Ar/O 2=94/6.0sccm
(4)Ar/O 2=93/7.0sccm
(5)Ar/O 2=92/8.0sccm
[0105]
 得られた上記チャネル層上に、実施例1と同様にして、厚さ30nmのITO膜をソース電極及びドレイン電極として成膜し、図1に示した構成の薄膜トランジスタ(TFT素子)を作製した。
[0106]
 上記ソース電極及びドレイン電極を形成した後、これらに大気中150℃、30分の条件で熱処理を施し、5種類の薄膜トランジスタを作製した。
[0107]
  [比較例2]
 最後の熱処理を行わないこと以外は、実施例1と同様にして5種類の薄膜トランジスタを作製した。
[0108]
  [実験1]
 上記実施例4及び比較例2で得られた各薄膜トランジスタにつき、アジレント社製の半導体パラメータアナライザー「4155C」を用いてTFT特性を評価した。上記実施例4の薄膜トランジスタについての結果を図3のグラフに、比較例2の薄膜トランジスタについての結果を図4のグラフにそれぞれ示す。
[0109]
 上記実施例4の薄膜トランジスタと比較例2の薄膜トランジスタで伝達特性とを比較すると、熱処理を行わない方法で製造された比較例2の薄膜トランジスタは、図4の通り、伝達特性がIn-W-Zn-O膜形成時の酸素導入量で大きく変化するのに対して、最後に熱処理を施した実施例4の薄膜トランジスタは、図3の通り、In-W-Zn-O膜形成時の酸素導入量が変化しても伝達特性にほとんど影響はなく、TFT特性が成膜時の酸素導入量の変化にほとんど依存しないことが認められる。
[0110]
 このことから、最後に熱処理を施す本発明の製造方法によれば、半導体膜形成時の酸素導入量に依存することなく安定なTFT特性を有する薄膜トランジスタが得られることが認められる。
[0111]
  [実験2]
 上記実施例4及び比較例2で、In-W-Zn-O膜成膜時の酸素導入量をAr/O 2=94/6.0sccmとして作製した薄膜トランジスタにつき、それぞれ実験1と同様にして伝達特性を100回連続で測定し、その1回目、10回目、100回目の測定結果を比較した。実施例4の薄膜トランジスタについての結果を図5のグラフに、比較例2の薄膜トランジスタについての結果を図6のグラフにそれぞれ示す。
[0112]
 図5,6に示されているように、実施例4の方法で得られた薄膜トランジスタの伝達特性は、100回の繰り返し測定に対しても閾電圧のシフトはほとんど観察されない(図5)のに対し、比較例2の方法で得られた薄膜トランジスタの伝達特性は、繰り返し測定により閾電圧が大きくマイナス側にシフトしていくのが観察された。
[0113]
  [実施例5]
 下記スパッタ条件により、実施例1と同様にして、シリコンウエハー上にIn-W-Zn-O膜からなるチャネル層を下記スパッタ条件で形成した。この場合、下記スパッタ条件の通りIn-W-Zn-O焼結体ターゲットとしてW含有量の異なる4種類のターゲットを用い、4種類のIn-W-Zn-O膜を成膜した。
[0114]
(スパッタ条件)
 ターゲット:
(1)In-W-Zn-O焼結体(W=1wt%,Zn=0.5wt%、サイズ75mmφ)
(2)In-W-Zn-O焼結体(W=3wt%,Zn=0.5wt%、サイズ75mmφ)
(3)In-W-Zn-O焼結体(W=5wt%,Zn=0.5wt%、サイズ75mmφ)
(4)In-W-Zn-O焼結体(W=10wt%,Zn=0.5wt%、サイズ75mmφ)
 到達真空度:1.0×10 -3Pa
 成膜時圧力:0.5Pa
 印加電力:150W
 スパッタ時間:約5分
 成膜時のガス流量:Ar/O 2=94/6.0sccm
[0115]
 得られた上記チャネル層上に、実施例1と同様にしてITO膜からなるソース電極及びドレイン電極を形成し、同様に大気中150℃で30分熱処理して4種類の薄膜トランジスタを作製した。得られた各薄膜トランジスタにつき、上記実験1と同様に伝達特性を測定してTFT特性を評価した。結果を図7のグラフに示す。
[0116]
 図7の通り、ターゲットのIn-W-Zn-O焼結体のW含有量によってTFT特性が連続的に変化することが確認された。この場合、閾電圧はW量が増加するにしたがってプラス側にシフトし、半導体膜(チャネル層)のキャリア量がターゲット中のW含有量に依存することが認められる。
[0117]
 従って、In-W-Zn-O膜を成膜する場合に、ターゲットのW含有量を調整することにより、TFT特性を容易に制御することができることが確認された。
[0118]
  [実施例6]
 まず、表面にゲート絶縁膜として熱酸化膜(SiO 2)が形成されたシリコンウエハー上に、厚さ30nmのInWOの酸化物半導体を成膜した。成膜は、下記条件でスパッタ法により行った。
<スパッタ条件>
 ターゲット:InWOセラミクスターゲット(サイズ75nmφ)
 InWOセラミクスターゲットの組成:In/W=95/5wt%
 成膜時の圧力:0.5Pa
 ターゲットへの印加電力:150W
 使用基板:熱酸化膜付きシリコンウエハー(厚み300nm)
 成膜時のガス導入量:Ar/O 2=95/5sccm
 成膜時間:150sec
 続いて、成膜したInWO膜に、p型有機半導体を塗布した。塗布は、下記条件でスピンコートにより行った。
<スピンコート条件>
 使用した有機半導体:F8T2
 溶媒:クロロホルム
 溶媒濃度:2mg/ml
 スピナー回転数:1000rpm
 回転時間:10sec
 乾燥条件:60℃×10min
[0119]
<ソース・ドレイン電極の作製>
 さらに、上述のようにして作製したInWOの酸化物半導体及びp型有機半導体で形成されるチャネル層の上に、厚さ3nmのCr及び厚さ45nmのAuを積層したソース・ドレイン電極をスパッタ法によって作製した。パターニングはシャドーマスクを用いて公知の方法によって行った。また、チャネル長は0.1mm、チャネル幅は6.4mmとした。
<アニール>
 そしてさらに、このようにして得られた素子を、大気中で150℃/1時間という条件で熱処理し、図2と同様の構成を有するバイポーラ型薄膜トランジスタ(TFT素子)を得た。
[0120]
  [実施例7]
 表面にゲート絶縁膜として熱酸化膜(SiO 2)が形成されたシリコンウエハー上に、厚さ30nmのInWOの酸化物半導体を成膜した。成膜は、下記条件でスパッタ法により行った。
<スパッタ条件>
 ターゲット:InWOセラミクスターゲット(サイズ75nmφ)
 InWOセラミクスターゲットの組成:In/W=95/5wt%
 成膜時の圧力:0.5Pa
 ターゲットへの印加電力:150W
 使用基板:熱酸化膜付きシリコンウエハー(厚み300nm)
 成膜時のガス導入量:Ar/O 2=95/5sccm
 成膜時間:150sec
[0121]
 続いて、成膜したInWO膜に、蒸着法によってp型有機半導体を成膜した。蒸着条件は下記の通りである。
<蒸着条件>
 使用した有機半導体:ペンタセン
 到達真空度:1×10 -4Pa未満
 膜厚:約50nm
<ソース・ドレイン電極の作製・アニール>
 実施例6と同様にして、ソース・ドレイン電極の作製した後、熱処理を施し、図2と同様の構成を有するバイポーラ型薄膜トランジスタ(TFT素子)を得た。
[0122]
  [比較例3]
 表面にゲート絶縁膜として熱酸化膜(SiO 2)が形成されたシリコンウエハー上に、厚さ30nmのInZnOの酸化物半導体を成膜した。成膜は、下記条件でスパッタ法により行った。
<スパッタ条件>
 ターゲット:InZnOセラミクスターゲット(サイズ75nmφ)
 InZnOセラミクスターゲットの組成:In/Zn=95/5wt%
 成膜時の圧力:0.5Pa
 ターゲットへの印加電力:150W
 使用基板:熱酸化膜付きシリコンウエハー(厚み300nm)
 成膜時のガス導入量:Ar/O 2=95/5sccm
 成膜時間:150sec
[0123]
 成膜したInZnO膜に、p型有機半導体を塗布した。塗布は、下記条件でスピンコートにより行った。
<スピンコート条件>
 使用した有機半導体:F8T2
 溶媒:クロロホルム
 溶媒濃度:2mg/ml
 スピナー回転数:1000rpm
 回転時間:10sec
 乾燥条件:60℃×10min
<ソース・ドレイン電極の作製・アニール>
 実施例6と同様にして、ソース・ドレイン電極の作製した後、熱処理を施してバイポーラ型薄膜トランジスタ(TFT素子)を得た。
[0124]
[比較例4]
<スパッタ条件>
 表面にゲート絶縁膜として熱酸化膜(SiO 2)が形成されたシリコンウエハー上に、厚さ30nmのInZnOの酸化物半導体を成膜した。成膜は、下記のスパッタ条件で、スパッタ法により行った。
<スパッタ条件>
 ターゲット:InZnOセラミクスターゲット(サイズ75nmφ)
 InZnOセラミクスターゲットの組成:In/Zn=95/5wt%
 成膜時の圧力:0.5Pa
 ターゲットへの印加電力:150W
 使用基板:熱酸化膜付きシリコンウエハー(厚み300nm)
 成膜時のガス導入量:Ar/O 2=95/5sccm
 成膜時間:150sec
[0125]
<蒸着条件>
 続いて、成膜したInZnO膜に、蒸着法によってp型有機半導体を成膜した。蒸着条件は、下記の通りである。
<蒸着条件>
 使用した有機半導体:ペンタセン
 到達真空度:1×10 -4Pa未満
 膜厚:約50nm
[0126]
<ソース・ドレイン電極の作製・アニール>
 実施例6と同様にして、ソース・ドレイン電極の作製した後、熱処理を施してバイポーラ型薄膜トランジスタ(TFT素子)を得た。
[0127]
 以上のようにして作製したTFT素子に関し、アジレント社製半導体パラメーターアナライザー4155Cを用いて、ドレイン電圧として+50Vを印加しながらゲート電圧を-200V~+50Vまで掃印することによって、TFT特性の評価実験を行った。図8は、TFT特性の評価結果である。
[0128]
 図8の通り、TFT特性の評価実験の結果、実施例6では、ゲート電圧が-200V~-110Vの領域では、p型有機半導体層に蓄積されたホール(正孔)がキャリアとして流れ、p型動作を示した。また、ゲート電圧が-90V~50Vの領域では、InWO膜であるn型酸化物半導体層に蓄積された電子がキャリアとして流れ、n型の動作を示した。-110V~-90Vの領域は、オフの状態である。このように、n型酸化物半導体とp型有機半導体であるF8T2との多層膜をチャネルにしたTFT素子において、InWO膜をn型酸化物半導体として形成することによって、n型及びp型両極の動作が可能であることが確認された。
 また、実施例7でも、ほぼ同様の結果が示され、n型酸化物半導体とp型有機半導体であるペンタセンとの多層膜をチャネルにしたTFT素子において、InWO膜をn型酸化物半導体として形成することによって、n型及びp型両極の動作が可能であることが確認された。
[0129]
 これに対し、比較例3及び比較例4では、全く変調がかからないことが明らかになった。これは、InZnO膜が、アニールによって完全に導電体になったためである。
[0130]
[実施例8]
 実施例6のInWOの酸化物半導体を成膜する際に、タングステンのドープ量を変化させて、成膜を行った。
 実施例6と同様、表面にゲート絶縁膜として熱酸化膜(SiO 2)が形成されたシリコンウエハー上に、厚さ30nmのInWOの酸化物半導体を成膜した。成膜は、タングステンの含有量が異なる以外は実施例6と同様、下記条件でスパッタ法により行った。
<スパッタ条件>
ターゲット:InWOセラミクスターゲット(サイズ75nmφ)
InWOセラミクスターゲットの組成:In/W=97.5/2.5wt%、
                  In/W=92.5/7.5wt%
成膜時の圧力:0.5Pa
ターゲットへの印加電力:150W
使用基板:熱酸化膜付きシリコンウエハー(厚み300nm)
成膜時のガス導入量:Ar/O 2=95/5sccm
成膜時間:150sec
[0131]
 成膜したInWO膜に、実施例6と同様にして、p型有機半導体をスピンコートし、更に実施例6と同様にして、ソース・ドレイン電極の作製した後、熱処理を施してバイポーラ型薄膜トランジスタ(TFT素子)を得た。
[0132]
 以上のようにして作製したTFT素子に関し、アジレント社製半導体パラメーターアナライザー4155Cを用いて、ドレイン電圧として+50Vを印加しながらゲート電圧を-200V~+50Vまで掃印することによって、TFT特性の評価実験を行った。図9は、実施例6(△)実施例8(□,○)のTFT特性の評価結果である。
[0133]
 図9の通り、TFT特性の評価実験の結果、タングステンのドープ量を多めにした場合、得られたバイポーラトランジスタの特性が、より良好になっていることがわかる。また、オフの電圧がより0Vに近づいて、使用し易い素子になっていることがわかる。また、オフの電流値もより小さくなっており、オンオフ比を大きく確保することができている。すなわち、In/W=95/5wt%の実施例6に比較して、InWOセラミクスターゲットの組成をIn/W=92.5/7.5wt%とした場合の方が、バイポーラトランジスタの特性はより良好になっている。
[0134]
[比較例5]
 実施例8と同様に、実施例6のInWOの酸化物半導体を成膜する際に、タングステンのドープ量を変化させて成膜を行い、タングステンのドープ量と、InWO薄膜の電気抵抗率との関係、及び本発明のバイポーラトランジスタ特性との関係を調べた。
[0135]
 まず、図10は、タングステンのドープ量とInWO薄膜の電気抵抗率の関係を示す。ここでは、石英ガラス上に実施例6と同じ下記のスパッタ条件で、タングステンのドープ量を変化させたInWO薄膜を成膜した。
<スパッタ条件>
ターゲット:InWOセラミクスターゲット(サイズ75nmφ)
InWOセラミクスターゲットの組成:In/W=100/0wt%、
                  In/W=99.5/0.5wt%
                  In/W=97.5/2.5wt%
                  In/W=95/5wt%
                  In/W=92.5/7.5wt%
                  In/W=90/10wt%
                  In/W=85/15wt%
                  In/W=80/20wt%
                  In/W=75/25wt%
成膜時の圧力:0.5Pa
ターゲットへの印加電力:150W
成膜時のガス導入量:Ar/O 2=95/5sccm
成膜時間:150sec
膜厚:30nm
[0136]
 このようにして得られた膜を、大気中150℃で熱処理してアニールを行い、東陽テクニカ社製ホール測定装置ResiTest8300で抵抗率測定を行った。
 その結果、図10に示すように、タングステンのドープ量が0.5wt%以上15wt%未満で良好な半導体的な抵抗率が得られた。タングステンのドープ量が15wt%以上の膜では、抵抗率が10 5Ωm以上となり、絶縁性が高く、TFT用の半導体膜として不適切であることがわかる。また、タングステンが全く含まれていないと、導電性が高すぎることも明らかである。
[0137]
 さらに、これらのInWO膜を、実施例6や実施例8と同様に、熱酸化膜付きのシリコンウエハー上に成膜し、バイポーラ型トランジスタを作製した。なお、スピンコート条件やソース・ドレイン電極の作製、アニールは実施例6と同様である。
[0138]
 作製したTFT素子に関して、アジレント社製半導体パラメーターアナライザー4155Cを用いて、ドレイン電圧として+50Vを印加しながらゲート電圧を-200V~+50Vまで掃印して、TFT特性の評価を行った。
[0139]
 図11は、得られた結果を元に、オフ状態での電流値と、ゲート電圧が+50Vの時のオン状態での電流値を比較したオンオフ比を、タングステンのドープ量依存性としてプロットした図である。
 この結果からわかるように、タングステンのドープ量が0.5wt%以上15wt%未満の場合に、十分なオンオフ比を得ることができる。一方、タングステンのドープ量が0.5wt%未満では、完全な導体となり、常にオンの状態であるためにオンオフ比が1となった。また逆に、タングステンのドープ量が15wt%以上では、InWOの抵抗率が高すぎるために常にオフ状態であり、オンオフ比がほとんど得られなかった。

符号の説明

[0140]
1 基板(ゲート電極)
2 ゲート絶縁膜
3 チャネル層
3a 金属酸化物膜
3b 有機物膜
4 ソース電極
5 ドレイン電極
6 銀ペースト

請求の範囲

[請求項1]
 ソース電極、ドレイン電極及びゲート電極の3電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層がタングステンと亜鉛及び/又は錫とをドープした酸化インジウム膜で形成されていることを特徴とする薄膜トランジスタ。
[請求項2]
 上記タングステンと亜鉛及び/又は錫とをドープした酸化インジウム膜が、酸素ガスを含む雰囲気下で、インジウム及びタングステンと亜鉛及び/又は錫とを含むターゲットをスパッタすることにより成膜されたものである請求項1記載の薄膜トランジスタ。
[請求項3]
 上記各要素を形成する基板の加熱を行わずにスパッタにより成膜すると共に、成膜後のアニール処理も行わずに得られたものである請求項1又は2記載の薄膜トランジスタ。
[請求項4]
 ソース電極、ドレイン電極及びゲート電極の3電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層が、
有機物膜と、
タングステン、錫、チタンの少なくとも1つをドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層であることを特徴とするバイポーラ型薄膜トランジスタ。
[請求項5]
 上記有機物膜が、F8T2、P3HT、ペンタセン、テトラベンゾポルフィリンのいずれかを含有するものである請求項4記載のバイポーラ型薄膜トランジスタ。
[請求項6]
 上記チャネル層が、上記ゲート電極側から、上記金属酸化物膜、上記有機物膜の順で積層されたものである請求項4又は5記載のバイポーラ型薄膜トランジスタ。
[請求項7]
 上記ソース電極及びドレイン電極が、上記有機物膜に接触して載置されたものである請求項6記載のバイポーラ型薄膜トランジスタ。
[請求項8]
 上記金属酸化物膜が、タングステンを0.5質量%以上15質量%未満含有したものである請求項4~7のいずれか1項記載のバイポーラ型薄膜トランジスタ。
[請求項9]
 上記金属酸化物膜の上記電気抵抗率が、10 -1~10 4Ωcmである請求項4~8のいずれか1項記載のバイポーラ型薄膜トランジスタ。
[請求項10]
 酸素ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタすることにより、所定パターンのインジウムを含む金属酸化物膜を基板上に形成し、このインジウムを含む金属酸化物膜で、チャネル層、ソース電極、ドレイン電極及びゲート電極のうちの少なくともチャネル層又はチャネル層の一部を含む1又は2以上の要素を形成して、薄膜トランジスタを製造する方法であって、
基板の加熱を行わずに上記スパッタを行って上記金属酸化物膜を形成し、上記チャネル層、ソース電極、ドレイン電極及びゲート電極の各要素を基板上に形成した後、熱処理を施すことを特徴とする薄膜トランジスタの製造方法。
[請求項11]
 少なくとも上記チャネル層又はチャネル層の一部を、錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウムの焼結体をターゲットとして用いて錫、チタン、タングステン及び亜鉛の1種又は2種以上をドープした酸化インジウム膜を成膜することにより形成する請求項10記載の薄膜トランジスタの製造方法。
[請求項12]
 少なくとも上記チャネル層又はチャネル層の一部を、In-W-Zn-O焼結体をターゲットとして用いてIn-W-Zn-O膜を成膜することにより形成する請求項11記載の薄膜トランジスタの製造方法。
[請求項13]
 ターゲットとして用いるIn-W-Zn-O焼結体のW含有量及び/又はZn含有量を調整することにより、特性を制御する請求項12記載の薄膜トランジスタの製造方法。
[請求項14]
 ゲート絶縁膜となる熱酸化膜を有するシリコンウエハーをゲート電極を兼ねた基板として用い、この基板の上記熱酸化膜上にIn-W-Zn-O焼結体をターゲットとしてIn-W-Zn-O膜を成膜してチャネル層を形成し、更にこのチャネル層上にITO焼結体をターゲットとしてITO膜を成膜してソース電極及びドレイン電極を形成する請求項11~13のいずれか1項記載の薄膜トランジスタの製造方法。
[請求項15]
 上記熱処理の条件を、大気中、150~300℃で、10~120分とする請求項10~14のいずれか1項記載の薄膜トランジスタの製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]