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1. WO2018198337 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

発明が解決しようとする課題

0008   0009   0010  

課題を解決するための手段

0011  

発明の効果

0012  

図面の簡単な説明

0013  

発明を実施するための形態

0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027  

符号の説明

0028  

請求の範囲

1   2   3   4   5   6   7  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、Si基板上に形成した窒化物系高電子移動度トランジスタ(HEMT: High Electron Mobility Transistor)に関する。

背景技術

[0002]
 AlGaN/GaN系ヘテロ構造を有するGaN HEMTは、GaAs系HEMTと比較して高周波(RF)出力密度が大きく、デバイスサイズ、即ちゲート幅を小さくできるため、活発に開発されている。例えば、GaAs系HEMTと同じ電力のGaN HEMTを実現しようとすると、耐圧が大きいのでドレイン電流を小さくでき、トランジスタサイズを小さくでき、電極間容量も小さくできる。このため、出力インピーダンスが大きくなり、直列寄生抵抗による電力損失が小さくなり、さらにインピーダンス変化比が小さくなり帯域が広くなる。
[0003]
 図7は、GaN on Siデバイスの入出力特性を示す図である。低温時は、入出力特性は正常である。しかし、高温時には、出力電力が低温時よりも明らかに低い入力電力から飽和した後、低下する。ここで、高温とは例えばSi基板が180℃を越えるような状況であり、それ以下の温度が低温である。Si基板は、SiC基板より安価であるが、このような問題がある。
[0004]
 図8は、高抵抗Si基板の抵抗率を示す図である。Si基板の抵抗率は温度とともに変化し、180℃以上になると急激に低下する。これはSiのバンドギャップが小さいので、キャリアが発生するためである。従って、GaN on Si HEMTの出力が高温時に低下するのは、基板抵抗が低下することによる。これはSi基板特有の問題であり、バンドギャップがSiの3倍程度大きいSiC基板では抵抗率の低下は起こらない。
[0005]
 図9は、Si基板の抵抗率が高い場合と低い場合のオフ時、即ちRF動作でチャネルがピンチオフされている状態の出力経路を比較した断面である。低温時は基板抵抗Rsが大きく、ドレインソース容量Cdsも小さい。このため、RF電力は裏面電極を経由するパスで通過しようとするが、ほとんどこのパスでRF電力は漏えいしない。一方、高温時は基板抵抗Rsが低下してRF電力が通過しやすくなり、Si基板が低抵抗になることでドレインソース容量Cdsが急激に増加する。このため、RF電力の漏えいも急激に増加し、入力電力を増加させても出力電力が増加しない現象が現れる。
[0006]
 このようにGaN on Si HEMTは安価で高出力デバイスを実現するのに好適であるが、高温時のRF動作が不安定という問題がある。これに対して、ドレイン電極を分割し、その間をアイソレーションすることにより、基板との寄生容量を低減し、高温時のRF動作を改善することが提案されている(例えば、特許文献1参照)。また、ドレイン電極を分割し、その間にGaNよりも誘電率が低い低誘電体層を埋め込むことにより、ドレインソース容量を低減し高温時のRF動作を改善することが提案されている(例えば、特許文献2参照)。

先行技術文献

特許文献

[0007]
特許文献1 : 日本特開2011-204984号公報
特許文献2 : 日本特開2015-79923号公報

発明の概要

発明が解決しようとする課題

[0008]
 GaN on Si HEMTでは高抵抗Si基板を使用している。高温になるとドレイン電極の下で窒化物半導体とSi基板の境界においてSi基板に電子が溜まり始める。そこがRF電力のリーク経路となり、リークした電力がさらに熱を発生することで、Si基板の抵抗率が下がるというサイクルに入る。このため、急激にドレインソース容量が増加し出力電力が低下する。従って、GaN on Si HEMTをRF高出力デバイスとして使用する場合に、高温時に入力電力を増加させても出力電力が早期に飽和し減少する。
[0009]
 ドレイン電極を分割し、その間をアイソレーションする従来技術では、ドレイン電極とSi基板との寄生容量を低減することが困難で、かつ抵抗率低下を防ぐことが困難である。また、ドレイン電極を分割し、その間に低誘電体層を埋め込む従来技術ではSi基板の抵抗率の低下を防ぐことが困難である。
[0010]
 本発明は、上述のような課題を解決するためになされたもので、その目的は高温時の高周波特性を改善させることができる半導体装置を得るものである。

課題を解決するための手段

[0011]
 本発明に係る半導体装置は、Si基板と、前記Si基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の下において前記Si基板に設けられ、前記窒化物半導体層と接するP型導電層とを備えることを特徴とする。

発明の効果

[0012]
 本発明では、ドレイン電極の下にP型導電層を設けている。このため、高温時にSi基板で発生する電子がドレイン電極の下に溜まるのを防ぐことができる。従って、高周波電力をリークする電子が存在しなくなり、オフ時に高周波電力が基板側へ漏えいすることがなくなる。これにより、高温時の出力電力低下がなくなり、高温時の高周波特性を改善させることができる。

図面の簡単な説明

[0013]
[図1] 本発明の実施の形態1に係る半導体装置を示す断面図である。
[図2] 本発明の実施の形態2に係る半導体装置を示す断面図である。
[図3] 本発明の実施の形態3に係る半導体装置を示す断面図である。
[図4] 本発明の実施の形態4に係る半導体装置を示す断面図である。
[図5] 本発明の実施の形態5に係る半導体装置を示す断面図である。
[図6] 本発明の実施の形態6に係る半導体装置を示す断面図である。
[図7] GaN on Siデバイスの入出力特性を示す図である。
[図8] 高抵抗Si基板の抵抗率を示す図である。
[図9] Si基板の抵抗率が高い場合と低い場合のオフ時、即ちRF動作でチャネルがピンチオフされている状態の出力経路を比較した断面である。

発明を実施するための形態

[0014]
 本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
[0015]
実施の形態1.
 図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。この半導体装置はGaN on Si HEMTである。Si基板1は、例えば室温で10000Ωcm程度の抵抗を持つ高抵抗のSi基板である。
[0016]
 Si基板1の上に、窒化物半導体層として、バッファ層2、電子走行層3及び電子供給層4が結晶成長により設けられている。バッファ層2は、例えばAl濃度が異なる複数のAlGaN層を積層したものである。電子走行層3は、例えばノンドープのGaN層である。電子供給層4は、例えばAl組成が0.1から0.5のAlGaN層、又はAlGaN層と電子走行層3との間にAlN層を形成したものである。
[0017]
 電子供給層4の上にゲート電極5、ソース電極6及びドレイン電極7が設けられている。ゲート電極5は、例えばNi/Au系の材料からなる。ソース電極6及びドレイン電極7は、例えばTi/Al系の材料からなる。これらの電極を保護するために下層絶縁膜8及び上層絶縁膜9が設けられている。下層絶縁膜8及び上層絶縁膜9は、例えば窒化ケイ素膜である。Si基板1の裏面に裏面電極10が設けられている。裏面電極10は、例えばTi/Au系材料からなる。
[0018]
 ドレイン電極7の下においてSi基板1に、バッファ層2と接するP型導電層11が設けられている。P型導電層11は、例えばイオン注入で形成され、P型ドーパントとしてボロン(B)、アルミニウム(Al)などを用いる。P型導電層11の不純物濃度は5E16cm -3以上が望ましい。P型導電層11の注入深さは1ミクロン以下でよい。
[0019]
 GaN on Si HEMTを高周波デバイスとして使用する場合、高抵抗のSi基板1を使用してRF電力が基板側へリークして出力特性が劣化するのを防いでいる。しかし、高温になるとSi基板1でキャリアが発生し始める。そして、GaN on Si HEMTではGaN系材料の特徴を生かすため高電圧動作を行う。例えば、ドレイン電圧としては50V程度が通常使われる。ドレイン電圧が高電圧であるので、Si基板1で発生したキャリアの内、電子がバッファ層2と接するSi基板1側のドレイン電極7の下に集中することになる。
[0020]
 これに対して、本実施の形態では、ドレイン電極7の下にP型導電層11を設けている。このため、高温時にSi基板1で発生する電子がドレイン電極7の下に溜まるのを防ぐことができる。従って、高周波電力をリークする電子が存在しなくなり、オフ時に高周波電力が基板側へ漏えいするのを防ぐことができる。これにより、高温時の出力電力低下がなくなり、高温時の高周波特性を改善させることができる。この結果、従来よりも高温で動作できるGaN on Si HEMTを実現できる。
[0021]
 ただし、ゲート電極5及びソース電極6の下を含むSi基板1の全面にP型導電層11を形成した場合は、高温時の出力低下は抑制できるが、低温時にP型導電層11を経由してRF電力がリークする。また、ソース電極6は裏面電極10と同じ電圧のため、ソース電極6の下にP型導電層11を形成しても電子がドレイン電極7の下に比べて溜まりにくく、効果はない。そのため、P型導電層11は、ゲート電極5及びソース電極6の下には設けられていない。
[0022]
実施の形態2.
 図2は、本発明の実施の形態2に係る半導体装置を示す断面図である。P型導電層11を設けると、低温時に高周波電力の漏えいが増えることがある。これに対して、本実施の形態では、P型導電層11の幅がドレイン電極7の幅よりも小さい。これにより、低温時に高周波電力が基板側へ漏えいするのを少なくして、低温時の特性を向上させることができる。その他の構成及び効果は実施の形態1と同様である。
[0023]
実施の形態3.
 図3は、本発明の実施の形態3に係る半導体装置を示す断面図である。P型導電層11の幅はドレイン電極7の幅よりも大きい。これにより、高温時に高周波電力が基板側へ漏えいするのを実施の形態1よりも減らすことができる。その他の構成及び効果は実施の形態1と同様である。なお、P型導電層11の幅を広くすると低温時に高周波電力の漏えいが増えるが、高温時の特性を重視する場合に本実施の形態は有効である。
[0024]
実施の形態4.
 図4は、本発明の実施の形態4に係る半導体装置を示す断面図である。P型導電層11は、高濃度層11aと、高濃度層11aの外側に設けられ高濃度層11aより不純物濃度が低い低濃度層11bとを有する。高濃度層11aと低濃度層11bは、例えばイオン注入で形成し、P型ドーパントとしてボロン(B)、アルミニウム(Al)などを用いる。
[0025]
 実施の形態3のようにP型導電層11の幅を広くすると低温時に高周波電力のリークが増える。これに対して、本実施の形態のように高濃度層11aと低濃度層11bを設けることで、高温時の特性と低温時の特性の両立が容易になる。即ち、高温時にSi基板1で発生する電子がドレイン電極7の下に溜まるのを防ぎつつ、低温時の特性も調整しやすい。この結果、デバイスの目的に最適な状態に調整することができる。その他の構成及び効果は実施の形態1と同様である。
[0026]
実施の形態5.
 図5は、本発明の実施の形態5に係る半導体装置を示す断面図である。P型導電層11の上においてドレイン電極7が分割され、バッファ層2、電子走行層3及び電子供給層4に空洞12が設けられている。例えば塩素系ガスを用いてバッファ層2、電子走行層3及び電子供給層4をドライエッチングして空洞12を形成し、Si基板1を露出させる。これにより、ドレインソース容量を低減できるため、高温時に高周波電力が基板側へ更に漏れ難くなる。
[0027]
実施の形態6.
 図6は、本発明の実施の形態6に係る半導体装置を示す断面図である。バッファ層2、電子走行層3及び電子供給層4よりも誘電率が低い低誘電率材料13が空洞12に埋め込まれている。低誘電率材料13は、例えばベンゾシクロブテン、ポリイミド及びポリフルオロカーボンなどである。これにより、ドレインソース容量を低減できるため、高温時に高周波電力が基板側へ更に漏れ難くなる。また、モールド樹脂で封止するデバイスの場合、実施の形態5では誘電率がやや高いモールド樹脂が空洞12に入るため、効果が低下する。これに対して、モールド樹脂よりも誘電率が低い低誘電率材料13を空洞12に埋め込んだ本実施の形態ではこれを防ぐことができる。

符号の説明

[0028]
1 Si基板、2 バッファ層(窒化物半導体層)、3 電子走行層(窒化物半導体層)、4 電子供給層(窒化物半導体層)、5 ゲート電極、6 ソース電極、7 ドレイン電極、11 P型導電層、11a 高濃度層、11b 低濃度層、12 空洞、13 低誘電率材料

請求の範囲

[請求項1]
 Si基板と、
 前記Si基板の上に設けられた窒化物半導体層と、
 前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
 前記ドレイン電極の下において前記Si基板に設けられ、前記窒化物半導体層と接するP型導電層とを備えることを特徴とする半導体装置。
[請求項2]
 前記P型導電層は、前記ゲート電極及び前記ソース電極の下には設けられていないことを特徴とする請求項1に記載の半導体装置。
[請求項3]
 前記P型導電層の幅は前記ドレイン電極の幅よりも小さいことを特徴とする請求項1又は2に記載の半導体装置。
[請求項4]
 前記P型導電層の幅は前記ドレイン電極の幅よりも大きいことを特徴とする請求項1又は2に記載の半導体装置。
[請求項5]
 前記P型導電層は、高濃度層と、前記高濃度層の外側に設けられ前記高濃度層より不純物濃度が低い低濃度層とを有することを特徴とする請求項1~4の何れか1項に記載の半導体装置。
[請求項6]
 前記P型導電層の上において前記窒化物半導体層に空洞が設けられていることを特徴とする請求項1~5の何れか1項に記載の半導体装置。
[請求項7]
 前記空洞に埋め込まれた前記窒化物半導体層よりも誘電率が低い低誘電率材料を更に備えることを特徴とする請求項6に記載の半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]