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1. WO2018207831 - プログラマブル論理回路とこれを用いた半導体装置

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明 細 書

発明の名称 プログラマブル論理回路とこれを用いた半導体装置

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

発明が解決しようとする課題

0008   0009   0010   0011   0012  

課題を解決するための手段

0013   0014  

発明の効果

0015  

図面の簡単な説明

0016  

発明を実施するための形態

0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076  

符号の説明

0077  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5A   5B   6A   6B   6C   7   8A   8B   8C   8D   9A   9B   9C   10   11   12   13   14   15   16A   16B   17  

明 細 書

発明の名称 : プログラマブル論理回路とこれを用いた半導体装置

技術分野

[0001]
 本発明は、抵抗変化素子を用いたプログラマブル論理集積回路とこれを用いた半導体装置に関する。

背景技術

[0002]
 プログラマブル論理回路は、回路内の設定情報を書き換えることにより、様々な論理回路を再構成可能な集積回路である。プログラマブル論理回路を用いた再構成回路は、図10に示すように、ルックアップテーブル(Lookup Table、以降LUTと略す)やフリップフロップを有するプログラマブル論理回路と、プログラマブル論理回路への入出力信号の選択や、プログラマブル論理回路間の信号経路の切り替えを行うルーティング回路を有する。再構成回路は現在、画像処理や通信などの分野で広く利用され、また、開発段階での回路試作にも利用されている。
[0003]
 ルーティング回路は、図11に示すようなスイッチにより、入力[k]と入力[k+1]を切り替えて出力[n]に出力するなどの信号経路の切り替えを行う。このスイッチの例として、図12は、SRAM(Static Random Access Memory)と、PMOS(P-type Metal-Oxide-Semiconductor)とNMOS(N-type MOS)を有するパストランジスタとからなるSRAMスイッチを示す。SRAMからの信号でパストランジスタがオンオフすることによって、入力「k」の出力[n]への経路を切り替えることができる。
[0004]
 このルーティング回路のSRAMを抵抗変化素子に置き換えることで、回路面積や消費電力を低減する技術が特許文献1や特許文献2に開示されている。また、プログラマブル論理回路にも、LUTのメモリとして用いられているSRAMを、抵抗変化素子に置き換える技術が特願2017-78050に提案されている。
[0005]
 抵抗変化素子は、特許文献1や特許文献2に開示されているように、金属イオンの伝導するイオン伝導層内での金属架橋の析出を利用する。抵抗変化素子は、イオン伝導層に金属イオンを供給する活性電極と金属イオンを供給しない不活性電極とが、イオン伝導層を挟んだ構造を有する。抵抗変化素子は、イオン伝導層中での両電極間を接続する金属架橋の形成と溶解によってオンオフする。抵抗変化素子では、低抵抗状態(オン状態)と高抵抗状態(オフ状態)の抵抗比が10の5乗、あるいはそれ以上となる。
[0006]
 抵抗変化素子を再構成回路のスイッチとして利用する場合、回路上の全ての素子に常時電圧が印加されることから、読み出し時にだけ電圧や電流が印加されるメモリの場合に比べて、より高い信頼性が要求される。この高い信頼性を実現するために、特許文献3や特許文献4には、2つの対となる抵抗変化素子と1つのトランジスタからなる相補型のスイッチ素子が開示されている。さらに、特許文献5には、このトランジスタによる素子面積の増大を抑制し素子を小型化するために、このトランジスタを配線層に形成されたバリスタ(Variable Resistor)素子に置き換えた相補型のスイッチ素子が開示されている。バリスタ素子とは、2端子を有し、端子間の電圧差が閾値を超えると絶縁状態から導通状態に変化する素子である。

先行技術文献

特許文献

[0007]
特許文献1 : 特開2005-101535号公報
特許文献2 : 国際公開第2012/043502号
特許文献3 : 国際公開第2013/190742号
特許文献4 : 国際公開第2014/030393号
特許文献5 : 国際公開第2016/163120号

発明の概要

発明が解決しようとする課題

[0008]
 プログラマブル論理回路のLUTは、図13に示すように、メモリと選択回路とに分けることができる。メモリは、SRAMや、図14に示すような配線層内に設けられたスイッチ素子などで構成される。また、選択回路は、例えば図15に示すように、2入力のLUTの場合、1入力のマルチプレクサを2段構成とするために3台を要する。マルチプレクサは、図16Aに示すようにCMOS(Complementary MOS)スイッチを信号切り替えに使うため、トランジスタの数は、1台のマルチプレクサでNMOSとPMOSを合わせて4個、3台では合計で12個となる。
[0009]
 一方で、既存の否定論理積(NAND)や否定論理和(NOR)の2入力の論理回路は、4個のトランジスタで構成することができる。すなわち、CMOSスイッチを用いたマルチプレクサによる選択回路を用いたLUTで論理演算を行おうとした場合、トランジスタを多く必要とするために回路面積が増大してしまうという課題を有している。
[0010]
 また、CMOSに替えて、図16Bに示すようなNMOSとPMOSの一つずつで信号を選択する回路によれば、マルチプレクサ3台でトランジスタの数を6個に減らすことができる。しかしながら、この場合、LUTからの出力電圧は、図17に示すように、接地(GND)と電源電圧(V DD)との差に比べて、NMOSとPMOSの各トランジスタの閾電圧の分だけ小さくなる。このため、LUTからの出力電圧を後段の回路に導入する場合、CMOSゲートにおいて十分な電圧が得られない、もしくは中間電位によりリーク電流が増大する。この結果、複数のプログラマブル論理回路を組み合わせた再構成回路において、動作周波数の低下や消費電力の増大が課題となっている。
[0011]
 特許文献1から特許文献5には、特許文献1から特許文献5に開示された抵抗変化素子をスイッチに用いて、回路面積の増大や出力電圧の低下をもたらすことなく、再構成が可能な論理集積回路を実現する技術は開示されていない。
[0012]
 本発明は、上記の課題に鑑みてなされたものであり、その目的は、電源電圧と接地の2値の電位を出力し、かつ回路面積が小さい再構成が可能な論理集積回路を提供することにある。

課題を解決するための手段

[0013]
 本発明のプログラマブル論理回路は、第1のスイッチと、第2のスイッチと、ゲートが入力端子に接続し、ソースが前記第1のスイッチを介してもしくは直接、電源電圧に接続するP型トランジスタと、ドレインが前記第2のスイッチを介してもしくは直接、接地するN型トランジスタと、の2つの組と、前記第1と第2のスイッチと連動して、前記電源電圧に前記ソースが接続しかつオンしている前記P型トランジスタのドレインの電圧、もしくは、前記ドレインが接地しかつオンしている前記N型トランジスタのソースの電圧を、出力端子に出力する第3のスイッチと、を有する。
[0014]
 本発明の半導体装置は、本発明のプログラマブル論理回路を有する。

発明の効果

[0015]
 本発明によれば、電源電圧と接地の2値の電位を出力し、かつ回路面積が小さい再構成が可能な論理集積回路を提供することができる。

図面の簡単な説明

[0016]
[図1] 本発明の第1の実施形態のプログラマブル論理回路の構成を示す図である。
[図2] 本発明の第2の実施形態のプログラマブル論理回路の構成を示す図である。
[図3] 本発明の第2の実施形態のプログラマブル論理回路のスイッチの動作を説明するための図である。
[図4] 本発明の第2の実施形態のプログラマブル論理回路の出力信号の大きさを説明するための図である。
[図5A] 本発明の第2の実施形態のプログラマブル論理回路のスイッチの構成を示す図である。
[図5B] 本発明の第2の実施形態のプログラマブル論理回路のスイッチの配線との接続を説明するための図である。
[図6A] 本発明の第2の実施形態のプログラマブル論理回路の抵抗変化素子の構成を示す図である。
[図6B] 本発明の第2の実施形態のプログラマブル論理回路の抵抗変化素子をシンボリックに示す図である。
[図6C] 本発明の第2の実施形態のプログラマブル論理回路の抵抗変化素子の動作を説明するための図である。
[図7] 本発明の第2の実施形態のプログラマブル論理回路のスイッチと論理演算との対応を説明するための図である。
[図8A] 本発明の第2の実施形態のプログラマブル論理回路のスイッチと論理演算(否定)との対応を説明するための図である。
[図8B] 本発明の第2の実施形態のプログラマブル論理回路のスイッチと論理演算(否定論理積)との対応を説明するための図である。
[図8C] 本発明の第2の実施形態のプログラマブル論理回路のスイッチと論理演算(否定論理和)との対応を説明するための図である。
[図8D] 本発明の第2の実施形態のプログラマブル論理回路のスイッチと論理演算(クランプ)との対応を説明するための図である。
[図9A] 本発明の第2の実施形態のプログラマブル論理回路を用いた半導体装置の構成を示す図である。
[図9B] 本発明の第2の実施形態のプログラマブル論理回路を用いた半導体装置の構成を示す図である。
[図9C] 本発明の第2の実施形態のプログラマブル論理回路を用いた半導体装置の構成を示す図である。
[図10] 既知の再構成回路の構成を示す図である。
[図11] 既知の再構成回路のルーティング回路のスイッチを説明するための図である。
[図12] 既知の再構成回路のルーティング回路のSRAMスイッチの構成を示す図である。
[図13] 既知のLUTの構成を示すブロック図である。
[図14] 既知のLUTのスイッチの構成を示す図である。
[図15] 既知のLUTの構成を示すブロック図である。
[図16A] 既知のLUTのマルチプレクサの構成を示す図である。
[図16B] 既知のLUTのマルチプレクサの別の構成を示す図である。
[図17] 既知のLUTの出力信号の大きさを説明するための図である。

発明を実施するための形態

[0017]
 以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
[0018]
 (第1の実施形態)
 図1は、本発明の第1の実施形態のプログラマブル論理回路の構成を示す図である。本実施形態のプログラマブル論理回路1は、第1のスイッチ11と、第2のスイッチ12と、を有する。さらに、ゲートが入力端子に接続し、ソースが第1のスイッチ11を介してもしくは直接、電源電圧(V DD)に接続するP型トランジスタ14と、ドレインが第2のスイッチ12を介してもしくは直接、接地するN型トランジスタ15と、の2つの組16を有する。さらに、第1のスイッチ11および第2のスイッチ12と連動して、電源電圧にソースが接続しかつオンしているP型トランジスタ14のドレインの電圧、もしくは、ドレインが接地しかつオンしているN型トランジスタ15のソースの電圧を、出力端子に出力する第3のスイッチ13を有する。
[0019]
 プログラマブル論理回路1によれば、第1から第3のスイッチのオンオフの組み合わせにより、論理演算を再構成することができ、かつ論理演算の出力を電源電圧と接地の2値とすることができる。さらに、4個のトランジスタでプログラマブル論理回路1を構成することができるため、回路面積を小さくすることができる。
[0020]
 以上のように、本実施形態によれば、電源電圧と接地の2値の電位を出力し、かつ回路面積が小さい再構成が可能な論理集積回路を提供することができる。
[0021]
 (第2の実施形態)
 図2は、本発明の第2の実施形態のプログラマブル論理回路2の構成を示す図である。プログラマブル論理回路2は、P型トランジスタPMOS[0]とN型トランジスタNMOS[0]の組と、P型トランジスタPMOS[1]とN型トランジスタNMOS[1]の組とを有する。さらに、4種の切り替えスイッチとして、第1のスイッチとしてのスイッチSW 1-1、第2のスイッチとしてのスイッチSW 2-1、第3のスイッチとしてのスイッチSW 3-1、SW 3-2、SW 3-3、SW 3-4、第4のスイッチとしてのスイッチSW 4-1、SW 4-2を有する。
[0022]
 以上の4種の切り替えスイッチは、図3に示すように、交差する配線の交点に存し、交差する配線の間の電気的な接続(オン)と非接続(オフ)を切り替える。
[0023]
 SW 1-1は、PMOS[1]のソースが接続する配線ノード[1]を介して、PMOS[1]のソースと電源電圧(V DD)の間の電気的な接続と非接続を切り替える。一方、PMOS[0]のソースはV DDに接続している。
[0024]
 SW 2-1は、NMOS[1]のドレインが接続する配線ノード[0]を介して、NMOS[1]のドレインと接地(GND)の間の電気的な接続と非接続を切り替える。一方、NMOS[0]のドレインはGNDに接続している。
[0025]
 SW 3-1は、PMOS[0]とPMOS[1]の双方のドレインが接続するノードに存し、当該ノードと配線ノード[0]の間の電気的な接続と非接続を切り替える。SW 3-2は、NMOS[0]とNMOS[1]の双方のソースが接続するノードに存し、当該ノードと配線ノード[1]の間の電気的な接続と非接続を切り替える。SW 3-3とSW 3-4は、各々配線ノード[0]と配線ノード[1]に存し、各々、配線ノード[0]と出力端子OUTの間の電気的な接続と非接続、配線ノード[1]と出力端子OUTの間の電気的な接続と非接続を切り替える。
[0026]
 SW 4-1とSW 4-2は、各々、PMOS[1]とNMOS[1]の双方のゲートに、入力端子IN[1]の入力信号Di[1]もしくは電源電圧を入力する切り替えを行う。一方、PMOS[0]とNMOS[0]の双方のゲートには、入力端子IN[0]の入力信号Di[0]が入力する。なお、PMOS[0]とNMOS[0]のゲートと入力端子IN[0]の間に、電気的な接続と非接続を切り替えるスイッチを設けていてもよい。
[0027]
 入力信号Di[0]、Di[1]は、Highの信号またはLowの信号を有する。HighではNMOSがオンしPMOSはオンしない。一方、LowではPMOSがオンしNMOSはオンしない。
[0028]
 配線ノード[0]は、SW 2-1とSW 3-1とが連動していずれか一方がオンしていることで、PMOSを介しての電源電圧へのプルアップ、もしくはNMOSを介してのGNDへのプルダウンがされる。また、配線ノード[1]は、SW 1-1とSW 3-2とが連動していずれか一方がオンしていることで、PMOSを介しての電源電圧へのプルアップ、もしくはNMOSを介してのGNDへのプルダウンがされる。以上により、配線ノード[0]と配線ノード[1]の電位は、電源電圧とGNDの2値となる。すなわち、出力信号の大きさは、図4に示すように、電源電圧とGNDの差分とすることができる。
[0029]
 ここで、厳密には、配線ノード[0][1]と、電源電圧やGNDとの間に存在する、PMOSやNMOSのオン抵抗や配線の配線抵抗などにより、配線ノード[0][1]に出力される電位は、電源電圧よりも降下し、またGNDよりも上昇する。しかしながら、このような電位の降下や上昇は、図17で説明したPMOSやNMOSの閾電圧による電位の降下や上昇に比べると十分に小さい。さらに、このような電位の降下や上昇は、通常のPMOSやNMOSや配線を用いた電子回路において、ゲート電圧を十分に高くしてオン抵抗を下げたり、配線の断面積や長さを制御して配線抵抗を下げるなどして対処されるものである。よって、本実施形態および本明細書の全体では、効果を簡潔に説明するために、このような電位の降下や上昇の分を含めて、配線ノード[0]と配線ノード[1]の出力は電源電圧とGNDの2値となる、と言うこととする。
[0030]
 以上の4種の切り替えスイッチ(第1~第4のスイッチ)は、トランジスタを含まずに配線層内に形成されたスイッチ素子でオンオフを切り替えられることが望ましく、図5Aに示す4端子スイッチ20とすることができる。4端子スイッチ20は、各々端子2つを有して直列接続する、第1の抵抗変化素子21と第1のバリスタ素子23の組と、第2の抵抗変化素子22と第2のバリスタ素子24の組が、前記直列接続する端子で接続している構成を有する。
[0031]
 第1の抵抗変化素子21および第2の抵抗変化素子22は、抵抗変化させる電圧の印加方向に極性があるバイポーラ特性を有する。第1の抵抗変化素子21と第2の抵抗変化素子22とは同極同士で接続している。また、第1のバリスタ素子23および第2のバリスタ素子24は、双極性を有し、端子間の電位差が閾値を超えると絶縁状態から導通状態に変化する。
[0032]
 図5Bは、4端子スイッチ20と配線との接続を説明するための図である。第1の抵抗変化素子21と第2の抵抗変化素子22とが直列接続する端子とは別の端子は、各々、第1の信号線および第2の信号線のそれぞれに接続する。また、第1のバリスタ素子23と第2のバリスタ素子24とが直列接続する端子とは別の端子は、各々、第1の制御線および第2の制御線のそれぞれに接続する。4端子スイッチ20は、第1の抵抗変化素子21と第2の抵抗変化素子22とが共にオンすることで、第1の信号線と第2の信号線の間での信号伝達を可能とする。第1の制御線および第2の制御線は、第1の信号線および第2の信号線と共に、第1の抵抗変化素子21および第2の抵抗変化素子22をオンオフする。なお、図2では、制御線は省略されている。
[0033]
 まず、第1の抵抗変化素子21をスイッチする場合は、第1の信号線と第2の制御線との間に所定の電圧を印加する。このときスイッチさせない第2の抵抗変化素子22に対しては、第2の信号線と第1の制御線との間の電圧が、第1のバリスタ素子23が絶縁状態から導通状態に変化する電圧の閾値を超えないようにする。
[0034]
 次に、第2の抵抗変化素子22をスイッチする場合は、第2の信号線と第1の制御線との間に所定の電圧を印加する。このときスイッチさせない第1の抵抗変化素子21に対しては、第1の信号線と第2の制御線との間の電圧が、第2のバリスタ素子24の前記閾値を超えないようにする。
[0035]
 第1の抵抗変化素子21および第2の抵抗変化素子22は、所定の電圧を所定の時間印加することで抵抗状態が変化し、かつ変化後の抵抗状態が保持される抵抗変化素子であればよい。また、第1の抵抗変化素子21および第2の抵抗変化素子22は、信号を継続的に通過させて使用する際のディスターブ耐性を高くするという観点から、抵抗変化させる電圧の印加方向に極性があるバイポーラ特性を有することが望ましい。
[0036]
 抵抗変化素子としては、遷移金属酸化物を用いたReRAM(Resistance Random Access Memory)素子や、イオン伝導体を用いたNanoBridge(登録商標)素子などを用いることができる。
[0037]
 図6Aは、抵抗変化素子の構造を、図6Bは、抵抗変化素子のシンボリック表現を、図6Cは、抵抗変化素子の抵抗状態を切り替える方法を、各々示す。図6Aに示すように、抵抗変化素子は、抵抗変化層と、抵抗変化層に接して対向面に設けられている第1電極および第2電極と、を有する。
[0038]
 抵抗変化層にイオン伝導体を用いる場合、第1電極からは抵抗変化層に金属イオンが供給され、第2電極からは金属イオンは供給されないとする。これにより抵抗変化素子はバイポーラ特性を有することができる。イオン伝導体としては、例えば、Al、Ti、Ta、Si、Hf、Zrなどを含む酸化物や、Ge、As、TeSなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができる。また、例えば、第1電極としては銅を、第2電極としてはルテニウムを、各々用いることができる。
[0039]
 図6Cに示すように、第1電極と第2電極とで抵抗変化層に印加する電圧の極性を変えることで、抵抗変化素子の抵抗値を変化させて電極間の導通状態を制御することができる。すなわち、両電極間に印加する電圧を制御することにより、イオン伝導体中で両電極間に金属架橋を形成して接続し、また金属架橋を溶解して切断する。これにより両電極間の抵抗を低抵抗状態(オン状態と呼ぶ)と高抵抗状態(オフ状態と呼ぶ)とで遷移させることができる。低抵抗状態と高抵抗状態の抵抗比は、例えば、10の5乗、もしくはそれ以上とすることができるため、抵抗変化素子は、電気的に接続あるいは切断するスイッチとして機能する。さらに、低抵抗状態と高抵抗状態は不揮発性であり、オンおよびオフの状態は電圧を印加しなくても保持される。
[0040]
 バリスタ素子は、対向する電極層で整流層を挟んだ積層構造とすることができる。整流層としては例えば窒化シリコンを、電極層としては例えばチタンやタンタルの窒化物を用いることができる。また、整流層と電極層の間に、バッファ層として例えば非晶質シリコンを挿入してもよい。
[0041]
 バリスタ素子は、電極間に電圧印加のない状態ではインピーダンスの大きい(例えば100MΩ以上)絶縁状態を有し、閾値以上の電圧を印加するとインピーダンスが減少して導通状態になる。導通状態では、100μA以上の大きな電流を流すこともできる。
[0042]
 バリスタ素子は、抵抗変化素子をオンオフする際に、オンオフ対象の抵抗変化素子以外の抵抗変化素子への電流の流入を抑制する。また、抵抗変化素子のオンオフを遷移させる際に電流制限を行う。また、抵抗変化素子のオン時の抵抗値を調整する。さらに、信号線を介した信号伝達時に、オン状態にある4端子スイッチを介した回り込み電流(スニーク電流)を抑制する。
[0043]
 図7は、プログラマブル論理回路2のスイッチと論理演算との対応を説明するための図である。図7では、オンしているスイッチを○印で示す。入力端子IN[0]、IN[1]から入力された入力信号Di[0]、Di[1]は、プログラマブル論理回路2のスイッチの設定に応じて、否定(NOT)、否定論理積(NAND)、否定論理和(NOR)、およびクランプの処理をされる。そして、処理結果は、配線ノード[0]、[1]に電源電圧(V DD)とGNDの2値で出力される。配線ノード[0]、[1]に出力された処理結果は、適宜、スイッチSW 3-3、SW 3-4のオンオフにより、出力端子OUTに取り出される。
[0044]
 なお、図7では、SW 3-3、SW 3-4の設定を省略している。また、図7及び以降の図8A~図8Dでは、入力信号の否定を「~」、積を「&」、和を「|」と表記する。
[0045]
 図8A~図8Dは、図7に示すプログラマブル論理回路2のスイッチと論理演算(否定、否定論理積、否定論理和、およびクランプ)との対応を、図2を用いて示した図である。
[0046]
 図8Aは、プログラマブル論理回路2が否定(NOT)の処理を行う場合を示す。この場合、SW 3-1、SW 3-2、SW 3-3、SW 4-1をオンする。SW 4-1をオンすることで、PMOS[1]とNMOS[1]のゲートにはV DDが入力される。一方、PMOS[0]とNMOS[0]のゲートには、入力信号Di[0]が入力される。
[0047]
 V DDが入力されたPMOS[1]とNMOS[1]において、PMOS[1]はオフ、NMOS[1]はオンとなる。入力信号Di[0]がHighの時、PMOS[0]はオフ、NMOS[0]はオンとなる。その結果、GNDに接続するNMOS[0]とNMOS[0]に接続するNMOS[1]を介して、配線ノード[1]と配線ノード[0]はともにGNDとなり、入力信号Di[0]の否定であるGNDを出力する。
[0048]
 また、入力信号Di[0]がLowの時、PMOS[0]はオン、NMOS[0]はオフとなる。その結果、V DDに接続するPMOS[0]と、PMOS[0]に配線ノード[0]を介して接続するNMOS[1]を介して、配線ノード[0]と配線ノード[1]はともにV DDとなり、入力信号Di[0]の否定であるV DDを出力する。
[0049]
 図8Aの場合は、配線ノード[0]と配線ノード[1]の双方に否定の処理結果が出力されるため、出力端子OUTに否定の処理結果を出力するためには、SW 3-3とSW 3-4のいずれか一方をオンすればよい。図8Aでは、SW 3-3をオンする場合を示している。
[0050]
 図8Bは、プログラマブル論理回路2が否定論理積(NAND)の処理を行う場合を示す。この場合、SW 1-1、SW 3-1、SW 3-3、SW 4-2をオンする。SW 4-2をオンすることで、PMOS[1]とNMOS[1]のゲートには、入力信号Di[1]が入力される。一方、PMOS[0]とNMOS[0]のゲートには、入力信号Di[0]が入力される。また、配線ノード[1]は、SW 1-1を介して常にV DDとなる。
[0051]
 入力信号Di[0]がHigh、入力信号Di[1]がHighの時、PMOS[0]はオフ、NMOS[0]はオン、PMOS[1]はオフ、NMOS[1]はオンとなる。その結果、配線ノード[0]は、GNDに接続するNMOS[0]とNMOS[0]に接続するNMOS[1]を介してGNDとなり、入力信号のNANDであるGNDを出力する。
[0052]
 入力信号Di[0]がHigh、入力信号Di[1]がLowの時、PMOS[0]はオフ、NMOS[0]はオン、PMOS[1]はオン、NMOS[1]はオフとなる。その結果、配線ノード[0]は、電源電圧に接続するPMOS[1]を介してV DDとなり、入力信号のNANDであるV DDを出力する。
[0053]
 入力信号Di[0]がLow、入力信号Di[1]がHighの時、PMOS[0]はオン、NMOS[0]はオフ、PMOS[1]はオフ、NMOS[1]はオンとなる。その結果、配線ノード[0]は、V DDに接続するPMOS[0]を介してV DDとなり、入力信号のNANDであるV DDを出力する。
[0054]
 入力信号Di[0]がLow、入力信号Di[1]がLowの時、PMOS[0]はオン、NMOS[0]はオフ、PMOS[1]はオン、NMOS[1]はオフとなる。その結果、配線ノード[0]は、V DDに接続するPMOS[0]を介してV DDとなり、入力信号のNANDであるV DDを出力する。
[0055]
 以上のようにしてNANDを出力する配線ノード[0]は、SW 3-3を介して出力端子OUTに接続する。出力端子OUTは、NANDの処理結果を出力する。
[0056]
 図8Cは、プログラマブル論理回路2が否定論理和(NOR)の処理を行う場合を示す。この場合、SW 2-1、SW 3-2、SW 3-4、SW 4-2をオンする。SW 4-2をオンすることで、PMOS[1]とNMOS[1]のゲートには、入力信号Di[1]が入力される。一方、PMOS[0]とNMOS[0]のゲートには、入力信号Di[0]が入力される。また、配線ノード[0]は、SW 2-1を介して常にGNDとなる。
[0057]
 入力信号Di[0]がHigh、入力信号Di[1]がHighの時、PMOS[0]はオフ、NMOS[0]はオン、PMOS[1]はオフ、NMOS[1]はオンとなる。その結果、配線ノード[1]は、GNDに接続するNMOS[0]を介してGNDとなり、入力信号のNORであるGNDを出力する。
[0058]
 入力信号Di[0]がHigh、入力信号Di[1]がLowの時、PMOS[0]はオフ、NMOS[0]はオン、PMOS[1]はオン、NMOS[1]はオフとなる。その結果、配線ノード[1]は、GNDに接続するNMOS[0]を介してGNDとなり、入力信号のNORであるGNDを出力する。
[0059]
 入力信号Di[0]がLow、入力信号Di[1]がHighの時、PMOS[0]はオン、NMOS[0]はオフ、PMOS[1]はオフ、NMOS[1]はオンとなる。その結果、配線ノード[1]は、GNDに接続するNMOS[1]を介してGNDとなり、入力信号のNORであるGNDを出力する。
[0060]
 入力信号Di[0]がLow、入力信号Di[1]がLowの時、PMOS[0]はオン、NMOS[0]はオフ、PMOS[1]はオン、NMOS[1]はオフとなる。その結果、配線ノード[1]は、V DDに接続するPMOS[0]とPMOS[0]に接続するPMOS[1]とを介してV DDとなり、入力信号のNORであるV DDを出力する。
[0061]
 以上のようにしてNORを出力する配線ノード[1]は、SW 3-4を介して出力端子OUTに接続する。出力端子OUTは、NORの処理結果を出力する。
[0062]
 図8Dは、プログラマブル論理回路2がクランプの処理を行う場合を示す。この場合、SW 1-1、SW 2-1をオンする。SW 1-1をオンすることで、配線ノード[1]はV DDにクランプされる。また、SW 2-1をオンすることで、配線ノード[0]はGNDにクランプされる。さらに、SW 3-3とSW 3-4のいずれか一方をオンすれば、出力端子OUTは、GNDもしくはV DDを出力する。
[0063]
 以上のように、プログラマブル論理回路2では、入力信号を論理演算した結果が、V DDとGNDの2値で出力される。
[0064]
 N型トランジスタ(NMOS)とP型トランジスタ(PMOS)の素子面積は、半導体設計における最小設計寸法をFとした場合、16F 2程度になる。また、配線層内に設けられるスイッチの素子面積は、4F 2となる。ここで、図15で示す既知のルックアップテーブルにおいて、メモリを配線層内スイッチで形成し、選択回路を図16Aに示すCMOSスイッチで形成した場合を想定する。この場合、配線層内でのメモリの専有面積は、4個のメモリを形成するために2倍の8個のスイッチが必要であるため、4F 2×8=32F 2となる。また、シリコン基板上での選択回路の専有面積は、16F 2×12=192F 2となる。ルックアップテーブルの専有面積は、配線層内とシリコン基板上での大きい方の面積となるため、この場合の専有面積は192F 2となる。
[0065]
 一方、本実施形態のプログラマブル論理回路2では、配線層内での専有面積は、4F 2×8=32F 2、シリコン基板上での専有面積は、16F 2×4=64F 2となる。前記ルックアップテーブルの専有面積の192F 2に比較して、プログラマブル論理回路2の専有面積は1/3に縮小されている。
[0066]
 回路の専有面積が縮小されると、回路ブロック間の配線長が短くて済むため、動作電力が低減される。また、プログラマブル論理回路2では、出力信号が電源電圧とGNDの2値であるため、この出力信号を後段の回路の入力信号として使用する場合に、中間電位によるリーク電流の増大を抑制することができる。
[0067]
 図9Aは、本実施形態のプログラマブル論理回路2を用いた半導体装置3の構成を示す図である。半導体装置3は、多層銅配線層を有し、プログラマブル論理回路2のスイッチを多層銅配線層内に組み込むことができる。さらに、プログラマブル論理回路2の後段にフリップフロップ回路を設け、プログラマブル論理回路2の出力信号を、フリップフロップ回路を介してクロックに同期するようにして出力するようにしてもよい。
[0068]
 半導体装置3は、CMOSトランジスタやバイポーラトランジスタを有するメモリ回路、マイクロプロセッサなどの論理回路、これらを同時に搭載した回路、などの集積回路を有することができる。半導体装置3はまた、樹脂や金属やセラミックなどでパッケージされていてもよい。また、半導体装置3に電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMS(Micro Electro Mechanical Systems)などを接続することができる。
[0069]
 図9Bは、本実施形態のプログラマブル論理回路2を用いた半導体装置3の構成を示す図である。図9Bに示すように、プログラマブル論理回路2の出力信号を別のプログラマブル論理回路2の入力信号とすることによって、プログラマブル論理回路2を多段構成とした論理回路を構成することができる。
[0070]
 図9Cは、本実施形態のプログラマブル論理回路2を用いた半導体装置3の構成を示す図である。図9Cに示すように、プログラマブル論理回路2と乗算回路やメモリなどとをルーディング回路を介して相互に接続することで、大規模な論理演算を実行する回路が実現される。
[0071]
 プログラマブル論理回路2を用いた論理演算の設計には、レジスタ転送レベルRTL(Register Transfer Level)の言語を用いることができる。RTLで記述された論理演算は、論理合成ツールを用いて、NANDやNORなどの論理演算の基本ゲートの組み合わせで記述された回路(ネットリスト)に変換される。プログラマブル論理回路2に各基本ゲートを割り当て、基本ゲート間をルーティング回路で接続することによって、大規模な論理演算を実行する回路が実現される。
[0072]
 以上のように本実施形態のプログラマブル論理回路2によれば、第1から第4のスイッチのオンオフの組み合わせにより、論理演算を再構成することができ、かつ論理演算の出力を電源電圧と接地の2値とすることができる。さらに、4個のトランジスタでプログラマブル論理回路2を構成することができるため、回路面積を小さくすることができる。
[0073]
 以上のように、本実施形態によれば、電源電圧と接地の2値の電位を出力し、かつ回路面積が小さい再構成が可能な論理集積回路を提供することができる。
[0074]
 以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
[0075]
 上記の実施形態の一部又は全部は、以下のようにも記載可能であるが、以下の構成には限られない。
(付記1)
 第1のスイッチと、第2のスイッチと、
 ゲートが入力端子に接続し、ソースが前記第1のスイッチを介してもしくは直接、電源電圧に接続するP型トランジスタと、ドレインが前記第2のスイッチを介してもしくは直接、接地するN型トランジスタと、の2つの組と、
 前記第1と第2のスイッチと連動して、前記電源電圧に前記ソースが接続しかつオンしている前記P型トランジスタのドレインの電圧、もしくは、前記ドレインが接地しかつオンしている前記N型トランジスタのソースの電圧を、出力端子に出力する第3のスイッチと、を有するプログラマブル論理回路。
(付記2)
 前記入力端子は、前記2つの組の内の一方の前記P型トランジスタと前記N型トランジスタの前記ゲートに第1の入力信号を、前記2つの組の内の他方の前記P型トランジスタと前記N型トランジスタの前記ゲートに第2の入力信号を、各々入力する、付記1記載のプログラマブル論理回路。
(付記3)
 前記2つの組の内の一方の、前記P型トランジスタの前記ソースは直接前記電源電圧に接続し、前記N型トランジスタの前記ドレインは直接接地し、
 前記2つの組の内の他方の、前記P型トランジスタの前記ソースは前記第1のスイッチを介して前記電源電圧に接続し、前記N型トランジスタの前記ドレインは前記第2のスイッチを介して接地する、付記1または2記載のプログラマブル論理回路。
(付記4)
 前記入力端子もしくは前記電源電圧と前記ゲートとの接続と非接続を切り替える第4のスイッチを有する、付記1から3の内の1項記載のプログラマブル論理回路。
(付記5)
 前記第1から第4のスイッチは、抵抗変化素子を有する、付記4記載のプログラマブル論理回路。
(付記6)
 前記第1から第4のスイッチは前記抵抗変化素子を2つ有し、前記抵抗変化素子はバイポーラ特性を有して同じ極で直列に接続している、付記5記載のプログラマブル論理回路。
(付記7)
 前記第1から第4のスイッチは2つのバリスタ素子を有し、前記2つのバリスタ素子は、前記抵抗変化素子が同じ極で直列に接続しているノードに各々接続している、付記6記載のプログラマブル論理回路。
(付記8)
 前記抵抗変化素子は、金属架橋の形成と溶解により抵抗変化する、付記5から7の内の1項記載のプログラマブル論理回路。
(付記9)
 付記1から8の内の1項記載のプログラマブル論理回路を有する、半導体装置。
(付記10)
 多層銅配線層を有し、前記プログラマブル論理回路の前記第1と第2と第3のスイッチが前記多層銅配線層内に形成されている、付記9記載の半導体装置。
(付記11)
 前記プログラマブル論理回路の前記出力端子が、別の前記プログラマブル論理回路の前記入力端子に接続している、付記9または10記載の半導体装置。
(付記12)
 複数の前記プログラマブル論理回路が、ルーティング回路を介して相互に接続している、付記9から11の内の1項記載の半導体装置。
(付記13)
 前記プログラマブル論理回路が、ルーティング回路を介して別の集積回路に接続している、付記9から12の内の1項記載の半導体装置。
[0076]
 この出願は、2017年5月11日に出願された日本出願特願2017-94507を基礎とする優先権を主張し、その開示の全てをここに取り込む。

符号の説明

[0077]
 1、2  プログラマブル論理回路
 11  第1のスイッチ
 12  第2のスイッチ
 13  第3のスイッチ
 14  P型トランジスタ
 15  N型トランジスタ
 16  組
 20  4端子スイッチ
 21  第1の抵抗変化素子
 22  第2の抵抗変化素子
 23  第1のバリスタ素子
 24  第2のバリスタ素子
 3  半導体装置

請求の範囲

[請求項1]
 第1のスイッチと、第2のスイッチと、
 ゲートが入力端子に接続し、ソースが前記第1のスイッチを介してもしくは直接、電源電圧に接続するP型トランジスタと、ドレインが前記第2のスイッチを介してもしくは直接、接地するN型トランジスタと、の2つの組と、
 前記第1のスイッチおよび第2のスイッチと連動して、前記電源電圧に前記ソースが接続しかつオンしている前記P型トランジスタのドレインの電圧、もしくは、前記ドレインが接地しかつオンしている前記N型トランジスタのソースの電圧を、出力端子に出力する第3のスイッチと、を有するプログラマブル論理回路。
[請求項2]
 前記入力端子は、前記2つの組の内の一方の前記P型トランジスタと前記N型トランジスタの前記ゲートに第1の入力信号を、前記2つの組の内の他方の前記P型トランジスタと前記N型トランジスタの前記ゲートに第2の入力信号を、各々入力する、請求項1記載のプログラマブル論理回路。
[請求項3]
 前記2つの組の内の一方の、前記P型トランジスタの前記ソースは直接前記電源電圧に接続し、前記N型トランジスタの前記ドレインは直接接地し、
 前記2つの組の内の他方の、前記P型トランジスタの前記ソースは前記第1のスイッチを介して前記電源電圧に接続し、前記N型トランジスタの前記ドレインは前記第2のスイッチを介して接地する、請求項1または2記載のプログラマブル論理回路。
[請求項4]
 前記入力端子もしくは前記電源電圧と前記ゲートとの接続と非接続を切り替える第4のスイッチを有する、請求項1から3の内の1項記載のプログラマブル論理回路。
[請求項5]
 前記第1から第4のスイッチは、抵抗変化素子を有する、請求項4記載のプログラマブル論理回路。
[請求項6]
 前記第1から第4のスイッチは前記抵抗変化素子を2つ有し、前記抵抗変化素子はバイポーラ特性を有して同じ極で直列に接続している、請求項5記載のプログラマブル論理回路。
[請求項7]
 前記第1から第4のスイッチは2つのバリスタ素子を有し、前記2つのバリスタ素子は、前記抵抗変化素子が同じ極で直列に接続しているノードに各々接続している、請求項6記載のプログラマブル論理回路。
[請求項8]
 前記抵抗変化素子は、金属架橋の形成と溶解により抵抗変化する、請求項5から7の内の1項記載のプログラマブル論理回路。
[請求項9]
 請求項1から8の内の1項記載のプログラマブル論理回路を有する、半導体装置。
[請求項10]
 多層銅配線層を有し、前記プログラマブル論理回路の前記第1から第3のスイッチが前記多層銅配線層内に形成されている、請求項9記載の半導体装置。
[請求項11]
 前記プログラマブル論理回路の前記出力端子が、別の前記プログラマブル論理回路の前記入力端子に接続している、請求項9または10記載の半導体装置。
[請求項12]
 複数の前記プログラマブル論理回路が、ルーティング回路を介して相互に接続している、請求項9から11の内の1項記載の半導体装置。
[請求項13]
 前記プログラマブル論理回路が、ルーティング回路を介して別の集積回路に接続している、請求項9から12の内の1項記載の半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5A]

[ 図 5B]

[ 図 6A]

[ 図 6B]

[ 図 6C]

[ 図 7]

[ 図 8A]

[ 図 8B]

[ 図 8C]

[ 図 8D]

[ 図 9A]

[ 図 9B]

[ 図 9C]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16A]

[ 図 16B]

[ 図 17]