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1. WO2014123199 - 電力変換回路の横流電流抑制制御装置

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明 細 書

発明の名称 電力変換回路の横流電流抑制制御装置

技術分野

0001   0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032  

図面の簡単な説明

0033  

発明を実施するための形態

0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18  

補正された請求の範囲(条約第19条)

1  *   2  *   3   4   5   6  *   7   8   9   10   11   12   13   14   15   16   17   18  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26  

明 細 書

発明の名称 : 電力変換回路の横流電流抑制制御装置

技術分野

[0001]
 本発明は、インバータユニットを並列接続した電力変換回路において、各インバータユニットの電流責務を均等化するための横流電流抑制制御装置に関する。
背景技術
 電力変換装置では、大容量化のため複数のインバータユニットを並列に接続する手法が用いられることがある。この手法を用いることにより、大容量機専用のインバータユニットを設計する必要がなくなる。その反面、各インバータユニット間で横流が発生し、電流責務がばらつきやすくなる。これにより特定のインバータユニットの寿命が短くなり、最悪の場合、過電流や過熱でスイッチング素子が熱的ダメージを負うこともある。
[0002]
 対策として各インバータユニットに横流抑制リアクトルを接続する方法が従来から用いられているが、コストや重量、損失の増加などの新たな問題が生じる。この問題の解決のため、制御により横流を抑制する手法が検討されている(例えば、特許文献1~4)。
[0003]
 特許文献1の段落[0011]~[0015]には、横流電流を検出してオンパルス幅を調整することにより出力電流不平衡を抑制できることが開示されている。
[0004]
 特許文献2の段落[0009]~[0010]には、ゲート線を磁気結合することにより、ゲート信号のタイミングにばらつきがある場合でもスイッチング素子の動作タイミングを揃えることができることが開示されている。
[0005]
 特許文献3の段落[0020]には、平均出力電流と各インバータユニット出力電流との差分から横流電流を検出し、出力電圧指令値を補正する方法が開示されている。
[0006]
 特許文献4の段落[0026]には、ゲート信号に遅延を与えてインバータユニット間のゲート信号のばらつきを補償し、出力電流を均等にする方法が開示されている。また、段落[0052]には、横流電流を検出し横流電流増加時には異常と判断してインバータユニットを停止する方法が開示されている。

先行技術文献

特許文献

[0007]
特許文献1 : 特開平10―94259号公報
特許文献2 : 特開2009-148001号公報
特許文献3 : 特開2000-060137号公報
特許文献4 : 特開平10-04673号公報
特許文献5 : 特開2008-048569号公報
特許文献6 : 特開平2-7714号公報
特許文献7 : 特開2006-288148号公報

発明の概要

[0008]
 特許文献1は横流電流を検出しパルス幅を調整する方式である。パルスの立ち上がりを遅らせ立ち下がりを早くすることでパルス幅を狭くしている。しかし、並列接続されているインバータユニットのうち、片側のインバータユニットを駆動するためのゲート信号の伝送経路が長い、スイッチング素子のゲート容量が大きいなどゲート回路の物理的構成やスイッチング素子の特性誤差に起因するゲート信号の遅延外乱があり、例えばパルス幅を変更せずに立ち上がりも立ち下がりも早める必要がある場合には対応できず、横流電流が増加してしまう問題がある。
[0009]
 特許文献2は並列接続される各インバータユニットの同じアームに相当するスイッチング素子を磁気的に結合する方式である。この方式では、磁気的に結合するスイッチング素子同士でゲート信号の電荷を充電、または放電するタイミングを揃えることができる。しかし、スイッチング素子の個体差によりゲート容量が異なる場合、またはスイッチング素子のターンONするゲート電圧しきい値が異なる場合には、スイッチング素子の動作タイミングを揃えることができず、横流が発生してしまう問題がある。
[0010]
 特許文献3は横流電流を検出し電圧指令値を補正する方式である。この方式はPWM変調の使用を前提としているため、電圧指令値を正側に補正すればゲート信号のパルス幅を広くすることができ、負側に補正すればパルス幅を狭めることができるが、この方式も特許文献1と同様、ゲート信号のパルス幅を変更せずに早めたり遅くしたりすることが困難であった。
[0011]
 特許文献4はゲート信号の立ち上がりと立ち下がりを個別に調整できるようにした方式である。しかし、横流電流を検出し遅延量を調整しているわけではないため、遅延量は運転前に手動で調整する必要があり、温度変化や経年劣化などによりスイッチング素子の特性に変化が生じた場合に手動で再調整を行う必要がある。
[0012]
 さらに、上記の方式はいずれも電流がスイッチング素子を通過した際に生じる電圧降下(コレクタ-エミッタ間の飽和電圧)Vce(sat)や順方向電圧降下Vfのずれ,配線の寄生インダクタンス成分のずれなどを補償する機能がない。このような外乱があると、仮にインバータユニット間でゲート信号のタイミングを完全に調整できたとしても、横流電流が発生,増加してしまう。そのため、横流電流の発生に耐える定格のスイッチング素子の選定や横流電流の発生に耐える定格の横流抑制リアクトルの取り付けが必要となる。また、横流電流を抑制できるようリアクトルのインダクタンスも大きくする必要がある。
[0013]
 以上示したようなことから、インバータユニットを並列接続した電力変換装置において、ゲート信号のタイミングに起因する横流電流だけでなく、個々のスイッチング素子の特性誤差や、伝送回路の距離や形状による物理的構成等に起因するゲート信号の遅延外乱に起因する横流電流を抑制することが課題となる。
[0014]
 本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、スイッチング素子を有する直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、横流電流抑制制御装置は、スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算ブロックと、前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、を各インバータユニットの各相にそれぞれ設け、前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子のターンON,ターンOFFごとでかつ前記各インバータユニット出力電流検出値の符号とゲート指令値の符号との論理積結果が真値であるときに閉動作する第1スイッチにより前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力して前記各インバータユニット出力電流検出値の符号で閉動作する第2スイッチと、を備え、比例アンプと前記第2スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする。
[0015]
 また、別の態様として、直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、横流電流抑制制御装置は、スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、が各インバータユニットの各相にそれぞれ設けられ、前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子に対応して設けられ、インバータユニット出力電流検出値の符号で動作する第1スイッチで前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力してインバータユニット出力電流検出値の符号で動作する第2スイッチと、を備え、比例アンプと積分アンプとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする。
[0016]
 また、その一態様として、横流電流の絶対値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、横流電流の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とすることを特徴とする。
[0017]
 また、その一態様として、前記インバータユニット出力電流指令値は、インバータ出力電流検出値をインバータユニットの台数で除算した値とすることを特徴とする。
[0018]
 また、別の態様として、前記インバータユニット出力電流指令値は、ある別のインバータユニットの出力電流検出値とすることと特徴とする。
[0019]
 また、その一態様として、前記インバータユニット出力電流検出値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、前記インバータ出力電流検出値の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とし、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値との偏差が零となるように比例積分演算を行い、比例積分演算結果と、比例アンプと、積分アンプの出力の加算値をゲート遅延指令値とすることを特徴とする。
[0020]
 また、その一態様として、前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値の実効値を用いることを特徴とする。
[0021]
 また、その一態様して、前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値における基本波1周期あたりの絶対値の電流平均値を用いることを特徴とする。
[0022]
 また、その一態様として、前記インバータ出力電流の絶対値がしきい値よりも小さい時は、積分アンプの更新を停止することを特徴とする。
[0023]
 また、その一態様として、前記ゲート遅延指令値演算ブロックを、キャリア三角波の頂点時に動作させることを特徴とする。
[0024]
 また、その一態様として、前記ゲート遅延指令値演算ブロックを、ゲート指令値が変化した時に動作させることを特徴とする。
[0025]
 また、前記各インバータユニットは、マルチレベルインバータであることを特徴とする。
[0026]
 また、キャリア三角波の半周期でスイッチング回数が1回でなかった場合、積分アンプの更新を停止することを特徴とする。
[0027]
 また、電力変換回路の試運転時には、積分アンプの初期値設定開始時にはゲート指令に遅延を加えず、そのまま出力し、電力変換回路の試運転時において、遅延時間計測対象外の1つのインバータユニットのスイッチング素子を1つオンにした状態で、遅延時間計測対象のインバータユニットのスイッチング素子にパルスのオン指令を出力し、前記2つのスイッチング素子と横流抑制リアクトルとを含む閉回路を形成し、前記遅延時間計測対象のインバータユニットにおいて、ゲート信号がオンとなってからインバータユニット電流検出値の微分結果が閾値を超えるまでの時間および、ゲート信号がオフとなってからインバータユニット電流検出値の微分結果が閾値を下回るまでの時間を計測し、その時間を積分アンプの初期値とし、電力変換回路の試運転時から通常運転時に変更されたとき、積分アンプの値をリセットし、前記初期値の値を積分アンプに入力することを特徴とする。
[0028]
 また、電力変換回路の試運転時においてインバータユニット電流検出値の検出に使用する電流検出器を、全てのインバータユニットにおいて特定のインバータユニットのものに限定したことを特徴とする。
[0029]
 また、電力変換回路の試運転時において、遅延時間を計測する際にインバータユニットの直流電圧を通常運転時よりも低くすることを特徴とする。
[0030]
 また、電力変換回路の試運転時において、前記オン状態とする遅延時間計測対象以外のうち、1つのインバータユニットのスイッチング素子のゲート駆動回路の正側の電圧を下げ、スイッチング素子の電圧降下を通常運転時よりも高くすることを特徴とする。
[0031]
 また、電力変換回路の運転開始またはインバータユニット合計の出力電流が電流閾値を超えてから一定の期間、PWMキャリア周波数を増加することを特徴とする。
[0032]
 本発明によれば、インバータユニットを並列接続した電力変換回路において、ゲート信号のタイミングに起因する横流電流だけでなく、個々のスイッチング素子の特性差や、伝送回路の距離や形状による物理的構成等に起因するゲート信号の遅延外乱に起因する横流電流を抑制することが可能となる。

図面の簡単な説明

[0033]
[図1] 実施形態1における電力変換回路の1相あたりの回路構成図である。
[図2] 実施形態1における横流電流抑制制御ブロックを示すブロック図である。
[図3] 実施形態1における各波形を示すタイムチャートである。
[図4] 実施形態2における横流電流抑制制御ブロックを示すブロック図である。
[図5] 実施形態3における横流電流抑制制御ブロックを示すブロック図である。
[図6] 実施形態4における横流電流抑制制御ブロックを示すブロック図である。
[図7] 実施形態5における横流電流抑制制御ブロックを示すブロック図である。
[図8] 実施形態6における横流電流抑制制御ブロックを示すブロック図である。
[図9] 実施形態7における横流電流抑制制御ブロックを示すブロック図である。
[図10] 実施形態8における横流電流抑制制御ブロックを示すブロック図である。
[図11] 実施形態9における電力変換回路の1相あたりの回路構成図である。
[図12] 実施形態9における横流電流抑制制御ブロックを示すブロック図である。
[図13] 3レベルインバータのキャリア三角波と電圧指令値を示すタイムチャートである。
[図14] 実施形態10における電力変換回路の1相あたりの回路構成図である。
[図15] 実施形態10における横流電流抑制制御ブロックを示すブロック図である。
[図16] 実施形態10における初期値決定ブロックを示すブロック図である。
[図17] 実施形態10における積分アンプの初期値を求める際の各信号を示す波形図である。
[図18] 実施形態10における積分アンプの初期値を求める際の各信号を示す波形図である。
[図19] 実施形態11における初期値決定ブロックを示すブロック図である。
[図20] 実施形態11における積分アンプの初期値を求める際の各信号を示す波形図である。
[図21] 実施形態12における電力変換回路の1相あたりの回路構成図である。
[図22] 実施形態12における予備充電回路制御ブロックを示すブロック図である。
[図23] 実施形態13におけるゲートドライブ回路を示す回路構成図である。
[図24] 実施形態13における初期値決定ブロックを示すブロック図である。
[図25] 実施形態13における積分アンプの初期値を求める際の各信号の波形図である。
[図26] 実施形態14におけるキャリア三角波の周波数決定部録を示すブロック図である。

発明を実施するための形態

[0034]
 [実施形態1]
 図1は、インバータユニットを並列接続した電力変換回路の主回路を示す構成図である。
[0035]
 図1に示すように、直流電圧源Vdcの両端子には、スイッチング素子Tu1とスイッチング素子Tx1とを直列接続したインバータユニット1が接続される。また、直流電圧源Vdcには、インバータユニット1と並列にインバータユニット2~Nが接続される。
[0036]
 各インバータユニット1~Nにおけるスイッチング素子Tu1~NとTx1~Nの共通接続点には、それぞれ横流抑制リアクトルL1~LNの一端が接続される。また、横流抑制リアクトルL1~LNの他端同士は接続され、その共通接続点はリアクトルL11の一端に接続される。
[0037]
 また、横流抑制リアクトルL1~LNの出力側には、電流検出器CTU1~CTUNが設けられ、各インバータユニット1~Nの出力電流IinvU1~IinvUNを検出信号IinvU1det~IinvUNdetとして検出する。また、リアクトルL11の出力側に電流検出器CTUが設けられ、インバータユニット合計の出力電流IinvUを検出信号IinvUdetとして検出する。
[0038]
 図1では、インバータユニット1~NにおいてU相のみを示しているが、例えば3相の電力変換回路の場合には、V相,W相も図1と同様に構成される。
[0039]
 図2に本実施形態1におけるインバータユニット1相あたりの横流電流抑制制御ブロックを示す。ここではインバータユニットがN台あり、横流電流抑制制御ブロックではN番目のインバータユニットNを制御対象とすることを想定している。
[0040]
 本実施形態1は横流電流を検出して、ゲート信号のタイミングを調整することで横流電流を抑制するものである。
[0041]
 PWM変調器21は、出力電圧指令値Vurefを入力し、キャリア三角波Vcarryとの振幅を比較してゲート指令値Grefを生成する。この出力電圧指令値Vurefはフィードフォワードで与えられるものの他、インバータユニットの電圧制御部(図示省略)または電流制御部(図示省略)の出力としてもよい。また、キャリア三角波Vcarryは、インバータユニットの制御部(図示省略)から出力される。
[0042]
 ゲート指令値Grefは、1で上アームのスイッチング素子TuNへのゲート信号GuNをONにして下アームのスイッチング素子TxNへのゲート信号GxNをOFFにする、0で上アームのスイッチング素子TuNへのゲート信号GuNをOFFにして下アームのスイッチング素子TxNへのゲート信号GxNをONにすることを意味する。
[0043]
 遅延付加器DelayUは、ゲート遅延指令値演算ブロック23が出力する立ち上がりゲート遅延指令値DelayrefUを元に、ゲート指令値Grefが0から1に立ち上がるタイミングを遅延させる。
[0044]
 遅延付加器DelayDは、ゲート遅延指令値演算ブロック23が出力する立ち下がりゲート遅延指令値DelayrefDを元に、ゲート指令値Grefが1から0に立ち下がるタイミングを遅延させる。
[0045]
 デッドタイム処理器24は、遅延処理が行われたゲート指令値GrefNにデッドタイムを付加し、上アームのスイッチング素子TuNのゲート信号GuNと下アームのスイッチング素子TxNのゲート信号GxNを出力する。
[0046]
 頂点検出器22は、前記各スイッチング素子のスイッチング周期の1/2に1回動作(以下、スイッチング半周期)して、キャリア三角波Vcarryの上下の頂点を検出する。キャリア三角波に頂点が生じる度に、頂点検出器22の出力信号に基づいて、ゲート遅延指令値演算ブロック23を動作させる。
[0047]
 次に、ゲート遅延指令値演算ブロック23について説明する。
[0048]
 除算器divは、インバータ出力電流検出値IinvUdetをインバータユニット台数Nで除算してインバータユニット1台における平均値を算出し、この平均値を各インバータユニット出力電流指令値IinvUdet/Nとする。
[0049]
 減算器subは、インバータユニット出力電流指令値IinvUdet/Nとインバータユニット出力電流検出値IinvUNdetの偏差(横流電流)を求める。比例アンプPは偏差を任意のゲインで乗算する。
[0050]
 符号検出器25は、インバータユニット電流検出値IinvUNdetが正ならば「1」、負なら「0」を出力する(符号検出器25の入力値が「0」の場合、出力はどちらでも良い)。
[0051]
 NOT素子NOT1,NOT2は符号検出器25の出力を反転する(図2では、見やすさを優先して作成したため2個の入出力信号は同一)。AND素子AND1は、ゲート指令値Grefとインバータユニット出力電流検出値IinvUNdetの符号との論理積を出力する。AND素子AND2は、ゲート指令値Grefとインバータユニット出力電流検出値IinvUNdetの符号の反転信号との論理積を出力する。AND素子AND3は、ゲート指令値Grefの反転信号とインバータユニット出力電流検出値Iin
vUNdetの符号との論理積を出力する。AND素子AND4は、ゲート指令値Grefの反転信号とインバータユニット出力電流検出値IinvUNdetの符号の反転信号との論理積を出力する。
[0052]
 入力スイッチSW11は、インバータユニット出力電流検出値IinvUNdet>0かつ、ゲート指令値Gref=「1」の時に閉じる。入力スイッチSW21は、インバータユニット出力電流検出値IinvUNdet<0かつ、ゲート指令値Gref=1の時に閉じる。入力スイッチSW31は、インバータユニット出力電流検出値IinvUNdet>0かつ、ゲート指令値Gref=「0」の時に閉じる。入力スイッチSW41は、インバータユニット出力電流検出値IinvUNdet<0かつ、ゲート指令値Gref=「0」の時に閉じる。
[0053]
 積分アンプI1~I4は、入力スイッチSW11~SW14の出力を積分処理する。
[0054]
 出力スイッチSW12は、インバータユニット出力電流検出値IinvUNdet>0の時に閉じ、積分アンプI1の出力を後段に出力する。出力スイッチSW22は、インバータユニット出力電流検出値IinvUNdet<0の時に閉じ、積分アンプI2の出力を後段に出力する。出力スイッチSW32は、インバータユニット出力電流検出値IinvUNdet>0の時に閉じ、積分アンプI3の出力を後段に出力する。出力スイッチSW42は、インバータユニット出力電流検出値IinvUNdet<0の時に閉じ、
積分アンプI4の出力を後段に出力する。
[0055]
 加算器add1は、比例アンプPと出力スイッチSW12および出力スイッチSW22の出力を加算する。この加算器add1の出力を、乗算器mulにおいて-1倍して符号を反転する。この乗算器mulの出力がゲート指令値Grefが「0」から「1」に立ち上がるタイミングのゲート遅延指令値DelayrefUとなる。また、加算器add2は比例アンプPと出力スイッチSW32および出力スイッチSW42の出力を加算する。この加算器add2の出力が、ゲート指令値Grefが「1」から「0」に立ち下がるタイミングのゲート遅延指令値DelayrefDとなる。
[0056]
 [比例アンプPによるゲート遅延指令値]
横流電流(偏差)であるIinvUdet/N-IinvUNdetを比例アンプPに入力し、任意のゲインを乗算した値を加算器add1,add2に出力し、加算器add1,add2からゲート遅延指令値DelayrefU,Dとして出力される。比例アンプPは横流電流が大きくなると、それに比例して大きなゲート遅延指令値DelayrefU,Dを出力するもので、横流電流検出後のスイッチング動作に即座に反映する。
[0057]
 横流電流(偏差)が正の場合は、自身のインバータユニット出力電流検出値IinvUNdetがその平均(インバータユニット出力電流指令値IinvUdet/N)よりも小さい状態を示している。この時、立ち上がりのゲート遅延指令値DelayrefUは負の値になりゲート指令値Grefの立ち上がりには進みの補正がかかり、立ち下がりゲート遅延指令値DelayrefDは正の値になりゲート指令値Grefの立ち下がりには遅れの補正がかかる。これにより、ゲート信号GuNのパルス幅は大きくなり、ゲート信号GxNのパルス幅は小さくなることで出力電流を増やそうと動作する。
[0058]
 [積分アンプI1~I4によるゲート遅延指令値]
積分アンプI1~I4は、各々の積分アンプが直前まで出力していた値を記憶しておく。そして、今回のスイッチング動作による横流電流を検出し各々の積分アンプI1~I4に入力してゲインをかけた値と、積分アンプに記憶していた値と、を加算して新しい積分アンプの値として出力する。これは一般的な積分アンプと同じ動作である。これによりスイッチング動作を数回行うことでスイッチング素子やゲート制御基板、伝送路の距離の差など外乱による遅延差を学習し、ゲート信号のタイミングのずれを完全に補償することができる。
[0059]
 ただし、インバータユニットの1相にはスイッチング素子が2個あり、さらに立ち上がりと立ち下がりで特性に差があることを考慮すれば、積分アンプは1相あたり4個必要になる。そのため、図2では1相あたりI1~I4の積分アンプを用意している。また、このゲート遅延指令値は対応するスイッチング素子にのみ反映させる必要がある。そのため、4個ある積分アンプI1~I4の入出力にスイッチS11,S12,S21,S22,S31,S32,S41,S42を用意し、条件によって積分アンプI1~I4の動作・停止を切り換える。
[0060]
 [積分アンプI1の出力するゲート遅延指令値]
積分アンプI1の後段にある出力スイッチSW12は、インバータユニット出力電流検出値IinvUNdetの向きが正の時に閉じる。このため、インバータユニット出力電流検出値IinvUNdetの向きが正で上アームのスイッチング素子TuNがOFFからONに切り替わる時に出力スイッチSW12がONになり、ゲート指令値Grefには指令値通りの遅延が遅延付加器DelayUにおいて付加される。上アームのスイッチング素子TuNがONからOFFに切り替わる時も出力スイッチSW12がONになるが、この時はゲート信号が立ち下がりとなるため、ゲート指令値Grefに遅延は付加されない。
[0061]
 入力スイッチSW11は、インバータユニット出力電流検出値IinvUNdetの向きが正、かつゲート指令値Grefが「1」で上アームのスイッチング素子TuNがONの時に閉じる。よって、上アームのスイッチング素子TuNがOFFからONに切り替わった後で生じた横流電流を入力し、積分アンプI1内部で記憶している値と入力値を加算して更新する。以上の動作により、この積分アンプI1は上アームのスイッチング素子TuNのターンONの遅延指令演算を担当する。
[0062]
 [積分アンプI3の出力するゲート遅延指令値]
積分アンプI3後段の出力スイッチSW32は、インバータユニット出力電流検出値IinvUNdetの向きが正の時に閉じる。このため、インバータユニット出力電流検出値IinvUNdetの向きが正で上アームのスイッチング素子TuNがONからOFFに切り替わる時に出力スイッチSW32がONになり、ゲート指令値Grefには指令値通りの遅延が遅延付加器DelayDにおいて付加される。
[0063]
 入力のスイッチSW31は、インバータユニット出力電流検出値IinvUNdetの向きが正、かつゲート指令値Grefが0で上アームのスイッチング素子TuNがOFFの時に閉じる。よって、上アームのスイッチング素子TuNがONからOFFに切り替わった後で生じた横流電流を入力し、積分アンプI3内部で記憶している値と入力値を加算して更新する。
[0064]
 この条件ではインバータユニット出力電流検出値IinvUNdetの向きが正であるため、電流が下アームを流れる時はスイッチング素子TxNに逆並列されているダイオードを導通する。このため、下アームのスイッチング素子TxNがONでもOFFでも電流には影響を与えない。電流の導通経路を決めているのは上アームのスイッチング素子TuNの導通状態である。
[0065]
 以上の動作により、この積分アンプI3は上アームのスイッチング素子TuNのターンOFFの遅延指令演算を担当する。
[0066]
 [積分アンプI2,I4の出力するゲート遅延指令値]
積分アンプI2,I4ではインバータユニット出力電流検出値IinvUNdetの向きが負の時に出力スイッチSW22,SW42が閉じる。このため、インバータユニット出力電流検出信号IinvUNdetの向きが負で上アームのスイッチング素子TuNがONからOFFに切り替わる時に出力スイッチSW22がONになり、ゲート指令値Grefには指令値通りの遅延量が遅延付加器DelayDにおいて付加される。
[0067]
 また、インバータユニット出力電流検出値IinvUNdetの向きが負で上アームのスイッチング素子TuNがOFFからONに切り替わる時に出力スイッチSW42がONになり、ゲート指令値Grefには指令値通りの遅延が遅延付加器DelayDにおいて付加される。インバータユニット出力電流検出値IinvUNdetの向きが負の場合、電流の導通経路を決めているのは下アームのスイッチング素子の状態となる。そのため、積分アンプI2,I4は下アームの遅延指令値を出力する。
[0068]
 以上の動作により、積分アンプI2は下アームのスイッチング素子TxNのターンOFF,積分アンプI4は下アームのスイッチング素子TxNのターンONを担当する。
[0069]
 以上の横流電流抑制制御ブロックの動作について、例を挙げて説明する。ここではインバータユニット出力電流検出値IinvUNdetの符号が正で、インバータユニット出力電流検出値IinvUNdet<インバータユニット出力電流指令値IinvUdet/N、すなわち、偏差が正で制御対象のインバータユニットNの出力電流が小さい場合を想定する。なお、ゲート指令値はGref=「1」とする。
[0070]
 頂点検出器22により、キャリア三角波Vcarryの頂点が検出されるとゲート遅延指令値演算ブロック23が動作し、入力スイッチSW11,出力スイッチSW12,SW32が閉じる。前回のゲート遅延指令値演算ブロック23が動作した時はゲート指令値Gref=「0」のキャリア三角波Vcarryの頂点であり、その後ゲート指令値Gref=「1」になり上アームのスイッチング素子TuNがターンONして生じた横流電流が符号検出器25で検出されている状態であるため、AND素子AND1の出力が「1」になり、入力スイッチSW11を閉じて積分アンプI1に偏差(横流電流)を入力し、上アームのスイッチング素子TuNのターンONのタイミング遅延量を更新する。
[0071]
 また、出力スイッチSW32が閉じるため、DelayrefDは比例アンプPと積分アンプI3の加算結果になる。比例アンプPは現在の横流電流を検出して、次のスイッチング動作時におけるゲート信号のタイミングを調整する。符号検出器25の出力が正のためインバータユニットNの電流検出値IinvUNdetは上アームのスイッチング素子TuNを通過している状態にあり、ゲート指令値Gref=「1」であるため、上アームのスイッチング素子TuNはこれからターンOFFを行う。そのため、出力スイッチSW32を閉じて上アームのスイッチング素子TuNのターンOFFを担当する積分アンプI3の出力を立ち下がりのゲート遅延指令値DelayrefDに反映させ、上アームのスイッチング素子TuNのターンOFF時におけるゲート信号のタイミング調整を行う。この時、同時に入力スイッチSW12も閉じるが、この状態ではゲート指令値Grefはこれから立ち下がり動作をするため、立ち上がりの遅延指令値であるDelayrefUは無視される。
[0072]
 図3に以上の横流電流抑制制御ブロックにより横流電流が抑制される様子を示す。この図3ではインバータユニットが2台であり、ゲート指令値Gref2にのみ外乱による遅延があることを想定している。そのため最初のスイッチング動作ではゲート指令値Gref2の立ち上がりが遅れている。
[0073]
 この状態ではインバータユニット1の上アームのスイッチング素子Tu1とインバータユニット2の下アームのスイッチング素子Tx2がターンONし、インバータユニット1とインバータユニット2のU相横流抑制リアクトルL1,L2にインバータ直流電圧が印加された状態となる。横流抑制リアクトルL1,L2は小さいことを想定しているため、インバータユニット1の出力電流IinvU1が急激に増加、インバータユニット2の出力電流IinvU2が減少し、大きな横流電流が発生している。
[0074]
 これに対し、本実施形態1の制御ではスイッチング半周期となるキャリア三角波Vcarryの頂点で横流電流を検出し、横流抑制制御を行う。インバータユニット1の出力電流IinvU1が大きいため、ゲート遅延指令値演算ブロック23では比例アンプPによりゲート指令値Gref1のターンOFFを早め、ゲート指令値Gref2のターンOFFを遅らせる。これにより、横流電流を低減する。
[0075]
 また、この時、インバータユニット出力電流検出値IinvU1detの向きは正であったため、横流電流の原因は上アームのスイッチング素子Tu1,Tu2のターンON時のタイミングずれであることがわかる。そこで、この時の横流電流を積分アンプI1に入力し、次回のインバータユニット1における上アームのスイッチング素子Tu1のターンONするゲート信号を遅らせ、インバータユニット2における上アームのスイッチング素子Tu2のターンONするゲート信号を早めることでスイッチング動作のタイミングを調整する。これを数回繰り返すことで、積分アンプI1に外乱による遅延を学習させ、遅延を打ち消すことによりスイッチング素子Tu1,Tu2のスイッチング動作のタイミングを揃える。
[0076]
 図3では、ゲート指令値Gref1とGref2の状態が同じ時でも横流電流が変化している(各々のインバータユニットの電流に微分結果がある)。これは、スイッチング素子の電圧降下Vce(sat)や逆並列ダイオードの電圧降下Vfの差、各インバータユニットに取り付けている横流抑制リアクトルL11,L12の大きさの差や、寄生インダクタンス成分の差があることを想定しているためである。
[0077]
 これに対し、本実施形態1ではキャリア三角波Vcarryの頂点における横流電流のみを検出しインバータユニット間の横流を零にするように動作する。キャリア三角波Vcarryに対して基本波の周波数は十分小さいため、キャリア信号の1周期に対して電圧指令値Vrefはほぼ一定値と見なせる。このためキャリア三角波Vcarryの頂点はパルスのほぼ中心に相当し、キャリア三角波Vcarryの頂点における横流電流はパルス間の横流電流の平均値と見なすことができる。よって、キャリア三角波Vcarryの頂点で横流電流を零にすることにより、出力電圧1パルスにおける電流平均値を等しくすることができる。
[0078]
 以上示したように、本実施形態1によれば、横流電流をリアルタイムに細かくサンプリングする必要がない。スイッチング動作のタイミングずれにより横流電流が急激に増加する様子は制御に使用しないため高速な検出器が不要であり、ノイズ除去のためのフィルタを追加しても横流電流抑制制御装置の動作に支障が生じない、インバータユニット間での高速な通信やそれを実現する制御基板が不要という利点を有する。また、演算負荷が軽減し、安価なシステムで横流電流抑制を実現でき、キャリア信号1周期あたりの横流電流平均値を零にすることができる。
[0079]
 また、横流電流抑制制御装置の制御性能に余裕がある場合は、キャリア三角波Vcarryの頂点周辺の出力電流を数回サンプリングしフィルタ処理を行うことで、ノイズに対する動作の安定性を向上させることができる。
[0080]
 さらに、図3では定常状態に達していてもゲート指令値Gref1とGref2のタイミングは完全に一致せず、ずれが生じている。これは、横流電流の平均値を零にするよう動作させることにより、スイッチング素子における電圧降下Vce(sat)や逆並列ダイオードの電圧降下Vf、横流抑制リアクトルL1,L2のインピーダンスなどの誤差などによる横流電流を打ち消すように、ゲート指令値Gref1とGref2の夕イミングをわざとずらす動作が加わるためである。
[0081]
 すなわち、積分アンプI1~I4による横流電流抑制制御により、各インバータユニット間でゲート信号のタイミングを完全には合わせず、ゲート信号のタイミングをずらしてスイッチング素子における電圧降下Vce(sat)または逆並列ダイオードの電圧降下Vfなどや、あるいは個々のスイッチング素子の特性誤差やゲート回路や、伝送回路の距離や形状による物理的構成に起因するゲート信号の遅延外乱を打ち消すことができる。このため、伝送回路や主回路を構成する素子選定などの別手段で横流電流抑制のための外乱を除去する必要がなくなり、これら外乱が大きな条件でも横流電流抑制リアクトルを小さくし、コストや重量を軽減することができる。
[0082]
 また、ケーブルの寄生インダクタンス成分により横流電流抑制に必要なインダクタンスを確保できる可能性があり、この場合は別途リアクトルを設ける必要がない。
[0083]
 さらに、積分アンプを複数用意することにより、上下アームのスイッチング素子の特性に差がある場合、また1個のスイッチング素子で立ち上がりと立ち下がりで特性に差がある場合でも横流電流を抑制することができる。
[0084]
 [実施形態2]
 図4に、本実施形態2のインバータユニット1相あたりの横流電流抑制制御ブロックを示す。本実施形態2は、実施形態1に対して以下の変更を行ったものである。
[0085]
 積分アンプI3,I4,入力スイッチSW31,SW41,出力スイッチSW32,SW42,AND素子AND1~4を削除する。また、入力スイッチSW11,SW21は、ゲート指令値Grefの状態に依存せず、インバータユニット電流検出値IinvUNdetの符号のみで動作する。さらに、立ち下がりのゲート遅延指令値DelayrefDは、比例アンプP,出力スイッチSW12,SW22の出力を加算器add1で加算したものとし、立ち上がりのゲート遅延指令値DelayrefUは、乗算器mulでゲート遅延指令値DelayrefDに-1を乗じて符号を反転したものとする。
[0086]
 本実施形態2では、スイッチング素子の立ち上がりと立ち下がりの特性がほぼ等しいことを条件とした上で積分アンプI3,I4を2個削減し、横流電流抑制制御ブロックの構成を簡略化した方式である。比例アンプPは実施形態1と同じ動作を行う。
[0087]
 [積分アンプI1の出力するゲート遅延指令値]
入力スイッチSW11,出力スイッチSW12ともにインバータユニット電流検出値IinvUNdetの向きが正の時に閉じる。偏差が正であれば、制御対象のインバータユニット出力電流IinvUNが小さいことを意味するが、この時積分アンプI1は正の値を出力し、ゲート指令値GrefNの立ち下がりに遅延を付加し立ち上がりを進めるため、ゲート信号GuNのパルス幅が大きくなり、ゲート信号GxNのパルス幅が小さくなる。このため、インバータユニット出力電流IinvUNを増加させるように作用する。
[0088]
 入力スイッチSW11,出力スイッチSW12が閉じる時は出力電流が正のため、インバータユニット出力電流IinvUNは上アームのスイッチング素子TuNを通過する。積分アンプI1は上アームのスイッチング素子TuNの立ち上がりと立ち下がり両方のゲート信号のタイミングを調整する。
[0089]
 [積分アンプI2の出力するゲート遅延指令値]
同様に、積分アンプI2が動作する時はインバータユニット出力電流検出値IinvUNdetが負になり、電流は下アームのスイッチング素子TxNを通過する。積分アンプI2は下アームのスイッチング素子TxNの立ち上がりと立ち下がり両方のゲート信号のタイミングを調整する。
[0090]
 以上に示したように、本実施形態2ではパルス幅調整にのみ学習機能を追加し、遅延補正の学習機能を削除しているが、比例アンプPによる遅延補正は有効のため、例えば制御基板やインバータユニットの設計で比例アンプPによる遅延補正の範囲内となる横流電流であれば十分対応できる。
[0091]
 逆に、スイッチング素子の電圧降下特性を揃えることができる、横流抑制リアクトルの精度を高くすることができる、または配線の長さを均一にして寄生インダクタンス成分を揃えることができる、といった条件を満たせる場合、パルス幅調整を比例アンプPで行い、遅延特性を積分アンプで補正することもできる。
[0092]
 以上のとおり、本実施形態2で得られる効果は、実施形態1と同様で積分アンプを削減した構成で横流電流抑制制御を実現できる。
[0093]
 [実施形態3]
 図5に、実施形態3におけるインバータユニット1相あたりの制御ブロックを示す。本実施形態3では、実施形態1に対して以下の変更を行ったものである。
[0094]
 減算器subが出力するIinvUdet/NとIinvUNとの偏差信号(横流電流)をデッドバンド処理器26に入力し、その出力を比例アンプPや積分アンプI1~I4に入力する。
[0095]
 デッドバンド処理器26は、入力信号の絶対値がしきい値より小さければ零を出力し、大きければ入力信号をしきい値だけ零に近づけて出力する。
[0096]
 本実施形態3では、横流電流の絶対値が小さい時には比例アンプPの出力を零、積分アンプI1~I4は前回までの学習結果を出力し更新は行わないようにする方式である。
[0097]
 電流検出器CTU1~CTUN,CTUに検出誤差があるなどの原因により、IinvU1det+IinvU2det+…+IinvUNdet<IinvUdetとなり、U相における各インバータユニットの出力合流点の電流検出値IinvUdetがインバータユニット個別の電流検出値IinvU1det+IinvU2det+…+IinvUNdetの合計よりも大きい場合を考える。このとき、横流が完全に抑制されている場合でも、IinvUNdet<IinvUdet/Nとなる。その結果、すべてのインバータユニットで出力電流を増加させようと動作する。出力電流が増加すると、各インバータユニットの出力合流点の電流検出値IinvUdetまで増加してしまい偏差は増加してしまう。これにより、積分アンプI1~I4が暴走し遅延指令値は際限なく増えてしまう。
[0098]
 例えば、インバータユニットがN台の時、インバータユニット個別の電流を自由に決めることができる自由度はNとなるが、各インバータユニットの横流電流抑制制御回路がN個、各インバータユニットの出力合流点の電流を制御する回路が1個、合計で制御回路はN+1個が必要となってしまい自由度がNでは不足する。ここで、電流検出器CTU1~CTUNの合計となるインバータユニット出力電流検出値IinvU1det+IinvU2det+…+IinvUNdetとインバータ出力電流検出器CTUの電流検出値IinvUdetがずれていると、電流制御と横流電流抑制制御で流そうとする電流の大きさに差が生じ、互いに干渉してしまうことで電流制御と横流電流抑制制御の積分アンプが暴走する。
[0099]
 以上の干渉による不具合を防止するため、電流検出値の差による制御干渉の影響が出やすい横流電流の絶対値が小さくなった段階で積分アンプI1~I4の更新を停止する。
[0100]
 本実施形態3によれば、実施形態1の作用効果に加え、横流電流が小さい時は横流電流抑制制御を停止することで、各インバータユニットの出力電流合計値IinvU1det+IinvU2det+…+IinvUNdetと各インバータユニットの出力合流点の電流検出値IinvUdetに誤差がある場合での積分アンプの暴走を抑制することが可能となる。
[0101]
 [実施形態4]
 図6に、本実施形態4のインバータユニット1相あたりの制御ブロックを示す。本実施形態4では、実施形態1に対して以下の変更を行ったものである。
[0102]
 各インバータユニットの出力電流指令値として、各インバータユニットの出力合流点の電流検出値IinvUdetではなく任意の代表インバータユニット(ここでは、インバータユニット1)の出力電流検出値IinvU1detを使用する。そのため、除算器divが不要となり、インバータユニットの台数Nで割る処理は行わない。フィードバックによる制御が行われていれば、本実施形態の構成でも横流電流を抑制することができる。
[0103]
 例えば、電流制御を行っている条件でインバータユニット1の出力電流検出値IinvU1detが他のインバータユニットに比べて小さい場合、他のインバータユニットの横流電流抑制制御が出力電流を減少させるよう動作する。すると、インバータ出力電流の合計IinvUまで減少してしまうが、電流制御がインバータ出力電流IinvUを増加させるように動作する。これによりインバータユニット1の出力電流IinvU1が増加し、電流分担を均一にすることができる。また、電圧制御を適用している場合も同様である。
[0104]
 インバータユニット1では検出値と指令値が同じ信号であるため、常に偏差が零になり横流電流抑制制御は動作しない。このため、インバータユニット1の横流電流抑制制御回路は省略することができる。
[0105]
 また、ここでは他のインバータユニットの電流指令値をインバータユニット1の出力電流検出値IinvU1detとしたが、各インバータユニットで異なるインバータユニットの出力電流検出値を指令値として参照しても良い。例えば、指令値として近くに位置するインバータユニットの出力電流検出値を選択すれば、配線を簡略化できる。
[0106]
 また、本実施形態4ではデッドバンド処理器26を追加しなくても実施形態3と同様の効果を得ることができる。例えば、インバータユニットがN台の時、各インバータユニットの横流電流抑制制御回路がN-1個、インバータユニット全体の電流を制御する回路が1個、合計で制御回路はN個であり、この場合には自由度Nと等しくなる。そのため、制御回路が干渉を起こさず、かつすべてのインバータユニットの電流を制御することができる。代表インバータユニット1の出力電流IinvU1に比べて、代表インバータユニット1の電流検出値であるIinvU1detが大きい場合、残りのインバータユニットすべてで出力電流を増加させるように動作する。すると、横流電流は他のインバータユニットから代表ユニット1に向けて流れ、代表インバータユニット1の出力電流IinvU1は減少、代表インバータユニット1の電流検出値IinvU1detも減少し、偏差は小さくなる。そのため、積分アンプはある点に収束し、制御干渉による横流電流抑制制御の積分アンプの暴走を抑制することができる。
[0107]
 [実施形態5]
 図7に本実施形態5のインバータユニット1相あたりの制御ブロックを示す。本実施形態5では、実施形態1のゲート遅延指令値演算ブロックに対して以下の変更を加えたものである。
[0108]
 インバータユニット出力電流指令値IinvUdet/Nとインバータユニット出力電流検出値IinvUNdetとの偏差を求める減算器subを、インバータユニット出力電流検出値IinvUNdetを-1倍する乗算器mul2とデッドバンド処理器27の組み合わせに変更する。
[0109]
 また、インバータユニット出力電流検出値IinvUNdetが正ならば1を、負ならば-1を出力する符号検出器28と、熱責務均等化ブロック29と、符号検出器28と熱責務均等化ブロック29との積を演算する乗算器mul3と、が追加され、乗算器mul3の出力は加算器add3により比例アンプPの出力と加算される。
[0110]
 次に、熱責務均等化ブロック29について説明する。
[0111]
 実効値演算器RMS1は、インバータユニット出力電流検出値IinvUNdetからインバータユニット出力電流実効値IinvUNrmsを求めて出力する。また、実効値演算器RMS2は、インバータ出力電流検出値IinvUdetからインバータユニット出力電流実効値IinvUrmsを求めて出力する。除算器divは、インバータユニット出力電流実効値IinvUrmsをインバータユニット台数Nで除算し、各インバータユニット出力電流実効値の平均値IinvUrms/Nを求める。この各インバータユニット出力電流実効値の平均値IinvUrms/Nとインバータユニット出力電流検出値IinvUNdetの実効値IinvUNrmsの偏差を減算器subで算出する。この偏差を比例積分アンプPIに入力し、比例積分処理を行う。
[0112]
 本実施形態5は、電流ピークに対してのみ実施形態1と同様の横流電流抑制制御を行い、熱責務に対しては比例積分処理による低速な制御を行う方式である。
[0113]
 まず、本実施形態5ではデッドバンド処理器27の設定値としてスイッチング素子の絶対定格電流や電力変換回路が出力する最大電流のピーク値に余裕を持たせた電流を設定値にすることを想定している。この設定値を超えた場合のみ横流電流抑制制御が動作し、電流が特定のインバータユニットに集中してスイッチング素子が過電流によりダメージを負う事態を防ぐ。
[0114]
 しかし、これだけではピーク電流だけが分担された状態となる。そのため電力変換回路の低電流時にはインバータ出力電流IinvUが特定のインバータユニットに集中し、そのインバータユニットのみ発熱が大きくなり部品がダメージを負う可能性がある。そこでインバータ出力電流の実効値IinvUrmsを検出し、ゲート信号のタイミングを調整して熱責務の均等化を行う。
[0115]
 本実施形態5における熱責務均等化ブロック29内の比例積分アンプPIの動作を説明する。例として各インバータユニット出力電流実効値の平均値IinvUrms/N>インバータユニット出力電流検出値の実効値IinvUNrms、かつ、インバータユニット出力電流検出値の実効値IinvUNrms>0の場合を考えると、制御対象のインバータユニットの出力電流振幅が不足した状態である。この時、比例積分アンプPIの出力は正になり、乗算器mul3の出力も正、立ち上がりのゲート遅延指令値DelayrefUは負に、立ち下がりのゲート遅延指令値DelayrefDは正の値となる。そのため、ゲート信号GuNのパルス幅が大きくなり、出力電流の増加が促される。
[0116]
 また、インバータユニット出力電流検出値IinvUNdet<0の場合は、立ち上がりのゲート遅延指令値DelayrefUは正、立ち上がりのゲート遅延指令値DelayrefDは負の値になり、ゲート信号GxNのパルス幅が大きくなりインバータユニット出力電流の振幅が増加される。これにより制御対象のインバータユニット出力電流実効値Iinvrmsが増加される。
[0117]
 本実施形態5で追加した熱責務均等化ブロック29は、以下の(1),(2)の理由により基本波1周期に1回程度動作させることを想定している。
(1)1相の信号から実効値を求めるには最低でも基本波1周期の時間がかかる
(2)瞬間的であれば電流が増加してもスイッチング素子の温度上昇はわずかであり、熱責務への影響は小さい。
[0118]
 これにより、高速(スイッチング半周期)での動作が要求されるピーク電流均等化制御は、インバータユニット単独で処理が完結し、他のインバータユニットの電流検出信号を必要としない。そのため、他のインバータユニットや各インバータユニットの合流点電流といった離れた位置の電流検出信号を伝送する際に遅延が発生する場合には、本実施形態5を適用することで伝送遅延による問題が解決できる。また、高速な信号伝送を必要とせず基本波1周期に1回の伝送でよいため、安価な信号伝送システムを用いることができる。
[0119]
 なお、本実施形態5では実効値を使用したが、電流検出値を整流してフィルタを適用するなどして基本波1周期あたりの絶対値の電流平均値を求め、これを横流電流抑制制御に使用しても良い。また、時定数の大きなフィルタを用いることができ、ノイズに対する安定性を向上させることが可能となる。
[0120]
 [実施形態6]
 図8に、本実施形態6のインバータユニット1相あたりの制御ブロックを示す。本実施形態6では、実施形態1のゲート遅延指令値演算ブロック23に以下の変更を加えているものである。
[0121]
 絶対値検出ブロックABSにおいて、インバータユニット出力電流IinvUNの絶対値を検出する。この絶対値と所定のしきい値αとを比較器30により比較し、前記絶対値がしきい値よりも小さい時に「0」,大きい時に「1」を出力する。スイッチSW5は、比較器30の出力が「0」ならOFFになり積分アンプI1,I2,I3,I4の入力信号を「0」とし、「1」ならばスイッチSW5を閉じて積分アンプI1,I2,I3,I4の入力信号を偏差(横流電流)とする。
[0122]
 本実施形態6では、積分アンプI1~I4の入力側にスイッチSW5を追加した。これにより、インバータユニット出力電流IinvUNの絶対値がしきい値αより小さい時は、積分アンプI1~I4の値の更新を停止できる。
[0123]
 積分アンプI1~I4の値の更新を停止する理由は、インバータユニット出力電流IinvUNの絶対値が小さい時は、電流が上アームのスイッチング素子TuNを通過しているか下アーム素子TxNを通過しているか正確な検出が難しくなるためである。特に、電流検出器CTU1~CTUNによる遅延、フィルタによる遅延、スイッチングリプルによるノイズの重畳により、実際の電流の向きと電流検出器で検出した電流の符号が異なる可能性が十分考えられる。
[0124]
 本実施形態6では、このようにインバータユニット出力電流IinvUNの絶対値が小さくなった場合に積分アンプI1~I4の更新を停止することで、横流電流抑制制御の誤動作を防ぎ、次にインバータユニット出力電流IinvUNが増加した際の各インバータユニット間の横流電流拡大を抑制する。この場合、インバータユニット出力電流IinvUNの絶対値が小さい時には横流電流が拡大する危険性がある。しかし、インバータユニット出力電流IinvUNの絶対値が小さいため、横流電流が発生してもインバータユニット出力電流Iinvが絶対定格の電流値を超えてスイッチング素子が破壊されることはない。また、損失も小さいため熱責務の分担への影響も非常にわずかとなる。そのためインバータユニット出力電流IinvUNの絶対値が小さい時に積分アンプI1~I4の更新を停止しても、各インバータユニット間の横流電流は問題にはならない。
[0125]
 以上示したように、本実施形態6によれば、実施形態1の作用効果に加え、インバータユニット出力電流IinvUNの絶対値が小さい時は横流電流抑制制御を停止することで、遅延やノイズにより検出したインバータユニット出力電流IinvUNの極性に誤りが生じても横流電流抑制制御の誤動作を防ぎ、次にインバータ出力電流IinvUNが増加した際の横流電流の拡大を抑制することができる。
[0126]
 [実施形態7]
 図9に本実施形態7のインバータユニット1相あたりの制御ブロックを示す。本実施形態7は、実施形態1に対して以下の変更を行ったものである。
[0127]
 ゲート遅延指令演算ブロック23の起動信号を、キャリア三角波Vcarryの頂点ではなく、ゲート指令値Grefの変化を検出した信号に変更する。ゲート指令値Grefの変化は、現在のゲート指令値Grefと1演算時間前のゲート指令値Grefとの排他的論理和EXORにより検出する。
[0128]
 これにより、横流電流を検出するタイミングもスイッチング素子が動作する直前となり、キャリア三角波Vcarryの頂点で検出した横流電流抑制制御に比べて制御遅延を小さくすることができる。その結果、温度変化,出力電流指令値の変更など電力変換回路の運転条件の変動,外乱発生時の過渡的な応答を向上することができる。また、横流電流抑制制御の動作がキャリア三角波Vcarryに依存しないため、PWM変調以外の変調方式に対応することができる。また、本実施形態7でも横流電流を細かく検出する必要がないため、高速な電流検出器は不要である。
[0129]
 ただし、この方法では横流電流が零になるタイミングはキャリア波の頂点ではなくスイッチング直前となる。そのため、キャリア三角波Vcarryの1周期間の平均電流で見た場合、定常状態における横流電流は実施形態1よりも増加する。また、ゲート指令値Grefの変化が発生したら、A/D変換,指令値演算,タイミング調整までを高速に行う必要があり、制御装置には高い性能が必要になる。または、ゲート遅延指令値演算ブロック23を常に動作させておき、いつゲート指令値Grefが変化しても対応できるようにしても良い。
[0130]
 本実施形態7によれば、実施形態1の作用効果に加え、横流電流抑制制御の動作がキャリア三角波Vcarryの状態に依存しないため、キャリア三角波Vcarryを使用しない変調方式にも対応できる。また、ゲート指令値Grefの変化直前でゲート遅延指令値演算ブロック23を動作させることにより、横流電流抑制制御の制御遅延が小さくなり、制御の安定性を向上でき、横流電流抑制にかかる制御時間を短くすることができる。
[0131]
 [実施形態8]
 図10に実施形態8のインバータユニット1相あたりの制御ブロックを示す。実施形態8は、実施形態1に対して以下の変更を行ったものである。
[0132]
 符号検出器31により、キャリア三角波Vcarryの符号を検出し、AND素子AND1~4に出力する。
[0133]
 AND素子AND1,2には、符号検出器31の出力の反転信号を入力し、入力スイッチSW11,SW21が閉じる条件の1つを、「キャリア三角波Vcarryの符号が負であること」に変更する。
[0134]
 AND素子AND3,4には符号検出器31の出力信号をそのまま入力し、入力スイッチSW31,SW41が閉じる条件の1つを、「キャリア三角波Vcarryの符号が正であること」に変更する。
[0135]
 スイッチSW7は、立ち上がりのゲート遅延指令値DelayrefUを入力とし、キャリア三角波Vcarryの符号が正の時に閉じる。また、スイッチSW6は、立ち下がりのゲート遅延指令値DelayrefDを入力とし、キャリア三角波Vcarryの符号が負の時に閉じる。スイッチSW6,SW7の出力は、電圧指令値VUrefに加算されて該当インバータユニットNの電圧指令値VurefNとなる。この電圧指令値VurefNは、PWM変調器21,デッドタイム処理器24を介して、PWM変調およびデッドタイムが付加されてゲート信号GuN,GxNが生成される。
[0136]
 本実施形態8では、ゲートタイミングを直接変更せずに電圧指令値Vurefを調整して、間接的にゲートタイミングを変更できるようにした方式である。本実施形態8も実施形態1と同様に、積分アンプI1~I4を4個用意している。さらに、キャリア三角波Vcarryの符号によりスイッチSW6とSW7を切り換え、電圧指令値Vurefに加算する補正量をキャリア三角波の半周期(スイッチング半周期)で切り換えることができる。
[0137]
 例えば、キャリア三角波Vcarryの頂点における符号が正で次のキャリア三角波Vcarryの半周期でゲート指令値Grefが立ち上がる場合には電圧指令値Vurefを増加させる。また、キャリア三角波Vcarryの頂点における符号が負で次のキャリア三角波Vcarryの半周期でゲート指令値Grefが立ち下がる場合には電圧指令値Vurefを減少させる。これにより、ゲート指令値Grefの立ち上がりも立ち下がりも両方早くする、といった横流電流抑制制御ができるようになる。
[0138]
 すなわち、実施形態8の特長として、上記のように電圧指令値Vurefを増加させるまたは減少させる調整を加えることでゲート信号のタイミングを早めることができる点がある。実施形態1では調整対象が電圧指令値Vurefではなくゲート指令値Grefであるため、ゲート指令値Grefのタイミングを遅らせることしかできない。実施形態1で特定のインバータユニットだけゲート指令値Grefを早めたい場合、積分アンプI1~I4に適切な初期値を設定し、すべてのインバータユニットで均等にゲート指令値Grefのタイミングを遅らせた上で、特定のインバータユニットだけゲート指令値Grefの遅延量を小さくする必要がある。本実施形態8ではこの操作が不要であるため、制御系の遅延を小さくすることができ制御がより安定になる。
[0139]
 [実施形態9]
 図11に本実施形態9における電力変換回路の主回路、図12に本実施形態9のインバータユニット1相あたりの横流電流抑制制御ブロックを示す。本実施形態9は実施形態1の横流電流抑制制御を3レベルインバータに適用した電力変換回路である。
[0140]
 図11に示すように、直流電圧源である直列接続されたコンデンサC1,C2の正電位側から負電位側にスイッチング素子T11,T21,T31,T41が直列接続される。各々のスイッチング素子T11,T21,T31およびT41には夫々ダイオードが逆並列接続されている。スイッチング素子T11とT21の共通接続点とコンデンサC1,C2の中性点間、スイッチング素子T31とT41の共通接続点とコンデンサC1,C2の中性点間に夫々クランプダイオードDC1,DC2を接続する。そして1相分の交流出力をスイッチング素子T21とT31接続点に与える。また、インバータユニット1と同様の回路構成のインバータユニット2~Nがインバータユニット1と並列に接続される。
[0141]
 次に、図12に基づいて本実施形態9における横流電流抑制制御ブロックにおける実施形態1との相違点について説明する。PWM変調器21の出力は、スイッチング素子T1Nとスイッチング素子T3Nのゲート信号に対応するゲート指令値Gref1,スイッチング素子T2Nとスイッチング素子T4Nのゲート信号に対応するゲート指令値Gref2の2個となる。
[0142]
 また、ゲート指令値Gref1,Gref2それぞれに対応する遅延付加器DelayU1,DelayD1,DelayU2,DelayD2が設けられる。さらに、デッドタイム処理器24において、デッドタイム処理後出力されるゲート信号はG1N,G2N,G3N,G4Nの4つとなる。
[0143]
 次に、ゲート遅延指令値演算ブロック23における実施形態1との相違点について説明する。
[0144]
 バッファ32a,32bにより、ゲート指令値Gref1,Gref2のキャリア三角波Vcarryの半周期前の値を保持する。また、積分アンプI5~I8,入力スイッチSW51,SW61,SW71,SW81,出力スイッチSW52,SW62,SW72,SW82,AND素子AND5~8を追加する。
[0145]
 AND素子AND1~4には符号検出器25の出力信号を入力し、入力スイッ
チSW11,SW21,SW31,SW41が閉じる条件の1つは、「インバータユニット出力電流検出値IinvUNdetが正であること」とする。また、AND素子AND5~8は符号検出器25の反転出力信号を入力し、入力スイッチSW51,SW61,SW71,SW81が閉じる条件の1つは、「インバータユニット出力電流検出値IinvUNdetが負であること」とする。
[0146]
 入力スイッチSW11,SW51が閉じる別の条件は、ゲート指令値Gref1が「1」,キャリア三角波Vcarryの半周期前のゲート指令値Gerf1が「0」,キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「1」である。
[0147]
 入力スイッチSW21,SW61が閉じる別の条件は、ゲート指令値Gref1が「0」,キャリア三角波Vcarryの半周期前のゲート指令値Gref1が「1」,ゲート指令値Gref2が「1」である。
[0148]
 入力スイッチSW31,SW71が閉じる別の条件は、ゲート指令値Gref2が「1」,キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「0」,ゲート指令値Gref1が「0」である。
[0149]
 入力スイッチSW41,SW81が閉じる別の条件は、ゲート指令値Gref
2が「0」,キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「1」,半周期前のゲート指令値Gref1が「0」である。
[0150]
 出力スイッチSW12,SW22,SW32,SW42が閉じる条件は、「インバータ出力電流検出器IinvUNdetが正であること」とする。出力スイッチSW52,SW62,SW72,SW82が閉じる条件は、「インバータ出力電流検出器IinvUNdetが負であること」とする。
[0151]
 加算器add1が比例アンプPと出力スイッチSW12,SW52の出力を加算し、加算器add1の加算結果を乗算器mul1において-1倍して符号を反転する。この乗算器mul1の出力がゲート指令値Gref1が「0」から「1」に立ち上がるタイミングのゲート遅延指令値Delayref1Uとなる。
[0152]
 加算器add2が比例アンプPと出力スイッチSW22,SW62の出力を加
算する。この加算器add2の出力が、ゲート指令値Gref1が「1」から「0」に立ち下がるタイミングのゲート遅延指令値Delayref1Dとなる。
[0153]
 また、加算器add3が比例アンプPと出力スイッチSW32,SW72の出力を加算し、加算器add3の加算結果を乗算器mul2において-1倍して符号を反転する。この乗算器mul2の出力が、ゲート指令値Gref2が「0」から「1」に立ち上がるタイミングのゲート遅延指令値Delayref2Uとなる。
[0154]
 加算器add4が比例アンプPと出力スイッチSW42,SW82の出力を加算する。この加算器add4の出力が、ゲート指令値Gref2が「1」から「0」に立ち下がるタイミングのゲート遅延指令値Delayref2Dとなる。
[0155]
 本実施形態9は、3レベルインバータに適用した例である。3レベルインバータではスイッチング素子が1つの相で4個になるため、横流電流抑制制御に使用する積分アンプをI1~I8の8個を用いて対応している。それぞれの積分アンプについて説明する。
[0156]
 [積分アンプI1]
入力スイッチSW11は、インバータユニット出力電流検出値IinvUNdetが正、かつ、ゲート指令値Gref1が0から「1」に切り替わった時に閉じる。積分アンプI1の出力はゲート指令値Gref1の立ち上がりのタイミングの補正を行う。ゲート指令値Gref1はスイッチング素子T1N,T3Nに対応し、インバータユニット出力電流IinvUNの向きが正なので、この時電流はスイッチング素子T1Nを通過する。そのため、積分アンプI1はスイッチング素子T1Nの立ち上がりを担当する。
[0157]
 [積分アンプI2]
入力スイッチSW21は、インバータユニット出力電流検出値IinvUNdetが正、かつ、ゲート指令値Gref1が「1」から「0」に切り替わった時に閉じる。積分アンプI2の出力はゲート指令値Gref1の立ち下がりのタイミングの補正を行う。ゲート指令値Gref1はスイッチング素子T1N,T3Nに対応し、インバータユニット出力電流IinvUNの向きが正なので、この時電流はスイッチング素子T1Nを通過する。そのため、積分アンプI1はスイッチング素子T1Nの立ち下がりを担当する。
[0158]
 [積分アンプI3]
入力スイッチSW31は、インバータユニット出力電流検出値IinvUNdetが正、かつ、ゲート指令値Gref2が「0」から「1」に切り替わった時に閉じる。積分アンプI3の出力はゲート指令値Gref2の立ち上がりのタイミングの補正を行う。ゲート指令値Gref2はスイッチング素子T2N,T4Nに対応し、インバータユニット出力電流IinvUNの向きが正なので、この時電流はスイッチング素子T2Nを通過する。そのため、積分アンプI3はスイッチング素子T2Nの立ち上がりを担当する。
[0159]
 [積分アンプI4]
入力スイッチSW41は、インバータユニット出力電流検出値IinvUNdetが正、かつ、ゲート指令値Gref2が「1」から「0」に切り替わった時に閉じる。積分アンプI4の出力はゲート指令値Gref2の立ち下がりのタイミングの補正を行う。ゲート指令値Gref2はスイッチング素子T2N,T4Nに対応し、インバータユニット出力電流IinvUNの向きが正なので、この時電流はスイッチング素子T2Nを通過する。そのため、積分アンプI4はスイッチング素子T2Nの立ち下がりを担当する。
[0160]
 [積分アンプI5]
入力スイッチSW51は、インバータユニット出力電流IinvUNが負であることを除けば入力スイッチSW11と同じ条件で閉じる。インバータユニット出力電流IinvUNの向きが負なので、電流はスイッチング素子T3Nを通過する。そのため積分アンプI5はスイッチング素子T3Nの立ち上がりを担当する。
[0161]
 [積分アンプI6~I8]
同様に考えて、積分アンプI6はスイッチング素子T3Nの立ち下がりを担当し、積分アンプI7はスイッチング素子T4Nの立ち上がりを担当し、積分アンプI8はスイッチング素子T4Nの立ち下がりを担当する。
[0162]
 このようにそれぞれのスイッチング素子の立ち上がりおよび立ち下がりに対応した積分アンプを用意し、スイッチング素子の動作条件から横流電流に影響を与えるスイッチング素子のゲート信号のタイミングを調整することで、3レベルインバータでも同様に横流電流の抑制制御を行うことができる。
[0163]
 以上の方法は、キャリア三角波Vcarryの半周期に1回スイッチング動作が行われることを前提として、キャリア三角波Vcarryの半周期に1回、制御系がゲート信号のタイミングに介入することで横流電流の抑制制御を行っている。しかしマルチレベルインバータではキャリア三角波Vcarryの半周期に2回スイッチング動作が行われる、またはスイッチング動作しないといった「キャリア三角波Vcarryの半周期に1回スイッチング動作が行われる」という前提条件が成立しない場合がある。
[0164]
 図13にこの状態を示す。この図13ではインバータユニット出力電流IinvUNの向きが正であることを想定している。スイッチング素子T1の立ち上がりに注目すると、区間Eではキャリア三角波Vcarryの半周期に1回スイッチング動作が行われ、スイッチング素子T1がOFFからONに変化している。区間Cにおいてもスイッチング素子T1がOFFからONに変化しているが、同時にスイッチング素子T2もOFFからONに変化している。この時の横流電流の変化はスイッチング素子T1だけでなくスイッチング素子T2にも起因するため、横流電流抑制制御を停止しなければならない。そのため、入力スイッチSW11が閉じる条件にキャリア三角波Vcarryの半周期前のゲート指令値Gref2が「1」であることを追加することで、区間Cにおける積分アンプI1の入力を零としている。
[0165]
 同様にスイッチング素子T1の立ち下がりに注目すると、区間Dではキャリア三角波Vcarryの半周期に1回スイッチング動作が行われ、スイッチング素子T1がONからOFFに変化している。しかし、区間Aではスイッチング素子T1はOFFのままであり、スイッチングは行われない。この時に発生した横流電流はスイッチング素子における電圧降下Vce(sat)や逆並列ダイオードの電圧降下vf、横流抑制リアクトルL1,L2の誤差などによるものでスイッチング素子T1のスイッチング動作のタイミングのずれではないため、この時も横流電流抑制を停止する必要がある。そのため、入力スイッチSW21が閉じる条件にキャリア三角波Vcarryの半周期前のゲート指令値Gref1が「1」であることを追加し、区間Aの横流電流抑制制御を行わないようにしている。
[0166]
 また、区間Bではスイッチング素子T1がONからOFFに変化しているが、スイッチング素子T2もONからOFFに変化している。この時も横流電流抑制制御を行わないよう、ゲート指令Gref2が「1」であることを積分アンプI2の動作条件にしている。
[0167]
 以上のように、スイッチング素子の数に応じて積分アンプを増設し、スイッチング素子の動作条件から横流電流に影響を与えるスイッチング素子を検出し、対応する積分アンプで横流抑制制御を行わせることで、3レベルに限らずマルチレベルインバータにも適用することができる。
[0168]
 実施例9では3レベルNPCインバータを例としたが、動作条件から横流電流に影響を与えるスイッチング素子を検出し対応する横流電流抑制制御を行うことで、3レベルA-NPCインバータでも同様に横流電流抑制制御を行うことができる。
[0169]
 実施形態9により、3レベルインバータでインバータユニットを構成し並列接続した時も、横流電流を抑制し実施例1と同じ効果を得ることができる。
[0170]
 [実施形態10]
実施形態1~9では、大容量化のため複数のインバータユニットを並列にし、各インバータユニットの出力電流を均等にする。この方式はスイッチング動作を数回繰り返して積分アンプI1~I4の値を更新することでスイッチング素子特性の差やゲート信号の伝送路の差などによるスイッチング動作するタイミングのばらつきを補償し横流電流抑制制御を行う。
[0171]
 しかし、電力変換回路を最初に運転する時はまだスイッチング動作のタイミングのばらつきがどの程度かわからないため、最初のスイッチング動作から積分アンプI1~I4の値を更新して横流電流抑制制御が完了するまでの数周期間は、横流電流を拡大させてしまうおそれがある。対策として、この数周期間の横流電流に耐えられるよう、横流抑制リアクトルL1~LNを大きくする、または、インバータユニットの定格に余裕を持たせる等の方法があるが、部品のコスト増加やリアクトル大型化、重量の増加といった新たな問題が生じる。
[0172]
 特許文献5は、ゲート駆動回路のエミッタ電位を補正してスイッチング素子が動作するタイミング差を補償する方式である。この方式は、事前の試験やデータシートからスイッチング素子特性を参照し、ばらつきに合わせたエミッタ電位を設定するため、最初のスイッチング動作でも横流電流を抑制制御することができる。しかし、制御回路からゲート駆動回路までの伝送路における遅延の差や、ゲート駆 動回路自体の遅延の差は考慮されておらず、これらの遅延の差が大きい場合は最初のスイッチング動作による横流電流が拡大してしまう。
[0173]
 特許文献4は、ゲート信号の遅延量をあらかじめ設定しておき、スイッチング素子が動作するタイミング差を補償する方式である。この方式では、あらかじめ伝送路差やゲート駆動回路自体の遅延の差を考慮して試験を行えば、これらの影響が大きい条件でも最初のスイッチング動作における横流電流を抑制することができる。しかし、遅延量の設定方法については言及されておらず、手動で遅延量の調整を行う場合には時間がかかり、納期やコストが増加してしまう。
[0174]
 さらに、上記特許文献4,5では、経年による回路構成部品の特性変化を考慮しておらず、特性変化が生じた場合は遅延量の測定が再度必要となる。また、フィードバックによる制御を構成していないため、電力変換回路の運転中の温度変化などによる回路構成部品の特性が変化した場合は対応できない。
[0175]
 特許文献6の[発明が解決しようとする課題]には、IGBTに短絡電流が流れた場合にゲート電圧が通常使用時の15Vよりも上昇し、IGBTのコレクタ電流を成長させてしまうことが言及されている。特許文献6は、スイッチング素子に定格を超える異常電流が流れた場合、ツェナーダイオードなどを使用して素子のゲート電圧をクランプし異常電流の増加を抑制する方式である。しかし、積分アンプの初期値を設定する試運転時のみゲート電圧を通常よりも低く設定し、スイッチング素子の通過電流を定格よりも低い値で制限することは想定していない。
[0176]
 特許文献7は、負荷の過電流を検出すると、一定の回路構成に起因する遅れ時間後、スイッチング素子のゲート電圧を低下させて限流状態とし、過電流保護状態となり負荷電流を低減させる方式である。しかし、別途電流検出回路が必要となる。また、特許文献7では電流検出に抵抗を使用しているため、損失が増加する。さらに、スイッチング素子のゲート端子は容量性であるため、いったん増加したゲート電圧の低減に時間がかかり、過電流検出から保護が有効になるまで遅延が生じる問題点がある。
[0177]
 図14は本実施形態10におけるインバータユニットを並列接続した電力回路の主回路を示し、図15は本実施形態10におけるインバータユニット1台1相あたりの横流電流抑制制御ブロックを示し、図16は図15の積分アンプI1,I3の初期値を決定する初期値決定ブロックを示す。
[0178]
 本実施形態10では、3台のインバータユニット1~3を有し、電力変換回路と負荷や系統電源との間にスイッチSW1が介挿されている。また、図16に示す初期値決定ブロック33は3台の各相に設けられインバータユニット1~3それぞれの積分アンプI1,I3の適切な初期値を求めることを想定している。
[0179]
 本実施形態10では、図15に示すように、実施形態1の横流電流抑制制御ブロックに対して以下の変更を行ったものである。
[0180]
 積分アンプI1~I4に、リセット指令を入力するリセット入力端子I1a~I4aと、 初期値を入力する初期値入力端子I1b~I4bを追加する。積分アンプI1~I4では、リセット入力端子I1aの入力が「1」ならば、積分アンプI1~I4に積分されていた値を初期値入力端子I1bの入力値に変更する。
[0181]
 遅延調整モード信号は、運転を開始する電力変換回路のインバータユニットが、積分アンプI1~I4の初期値を求める試運転時以外の通常運転時の使用なら「0」、横流電流抑制制御ブロックの積分アンプI1~I4における適切な初期値を求める試運転時であれば「1」とする。
[0182]
 スイッチSWAは、遅延調整モード信号が「1」であれば下に切り替わり、ゲート指令Grefへの遅延処理をバイパスしてゲート指令値Grefをそのままデッドタイム処理器24に入力する。
[0183]
 バッファ46は、遅延調整モード信号を1演算時間遅延させる。
[0184]
 AND素子AND5は、遅延調整モード信号の反転信号とバッファ46の出力信号を入力とする。
[0185]
 AND素子AND5の出力信号が「1」となるのは、遅延調整モード信号が「1」から「0」に切り替わった時であり、この信号は積分アンプI1~I4のリセット入力端子I1a~I4aに入力される。
[0186]
 次に、図16に基づいて初期値決定ブロック33について説明する。
[0187]
 各インバータユニット1~3の電流検出値IinvU1det,IinvU2det,IinvU3detは、フィルタ34a,34b,34cにおいてノイズが除去され、微分器sTによりインバータユニット電流検出値IinvU1det~IinvU3detの傾きが算出される。この微分結果は比較器35a,35b,35cにおいて予め設定された閾値βと比較され、微分結果が閾値βより大きい場合は「1」を出力し、微分結果が閾値β以下の場合は「0」を出力する。
[0188]
 初期値決定ブロック33が動作する試運転時は遅延調整モード信号は「1」であるため、ゲート信号Gu1,Gu2,Gu3はゲート指令値Grefに遅延処理を行わずにそのままデッドタイム処理を行った共通の信号となる。
[0189]
 AND素子AND6,AND8,AND10は、ゲート信号Gu1,Gu2,Gu3および比較器35a,35b,35cの反転信号をそれぞれ入力する。そして、ゲート信号Gu1,Gu2,Gu3が「1」、かつ、インバータユニット電流検出値IinvU1det,IinvU2det,IinvU3detの微分結果が閾値β以下の時に「1」を出力し、それ以外の時「0」を出力する。
[0190]
 AND素子AND7,AND9,AND11は、ゲート信号Gu1,Gu2,Gu3の反転信号および比較器35a,35b,35cの出力信号をそれぞれ入力する。そして、ゲート信号Gu1,Gu2,Gu3が「0」、かつ、インバータユニット電流検出値IinvU1det,IinvU2det,IinvU3detの微分結果が閾値βよりも大きい時に「1」を出力し、それ以外の時「0」を出力する。
[0191]
 カウンタ36a~36fは、AND素子AND6~AND11の出力が「1」を出力している時間を計測し、その時間を出力する。
[0192]
 最大値演算器MAXはカウンタ36a,36c,36eの出力を入力し、その入力した値のうち最大値を出力する。そして、減算器sub1,sub3,sub5において、カウンタ36a,36c,36eの出力値から前記最大値をそれぞれ減算する。
[0193]
 この減算器sub1,sub3,sub5の出力値が、それぞれインバータユニット1,2,3の積分アンプI1の初期値となり、対応する積分アンプI1の初期値入力端子I1b~I4bに入力される。
[0194]
 乗算器mu3,mu4,mu5は、カウンタ36b,36d,36fの出力に-1を乗算する。最小値演算器MINは、乗算器mu3,mu4,mu5の出力を入力し、入力した値のうち最小値を出力する。そして、減算器sub2,sub4,sub6において、乗算器mu3,mu4,mu5の出力から前記最小値をそれぞれ減算する。
[0195]
 この減算器sub2,sub4,sub6の出力値が、それぞれインバータユニット1,2,3の積分アンプI3の初期値となり、対応する積分アンプI3の初期値入力端子I3bに入力される。
[0196]
 実施形態10では、積分アンプの初期値を求める試運転として各インバータユニット1,2,3に接続されている横流抑制リアクトルL1,L2,L3を使用してスイッチング素子Tu1~Tu3,Tx1~Tx3の遮断試験を行い、ゲート指令値Grefの入力から実際にスイッチング素子Tu1~Tu3,Tx1~Tx3が動作するまでの遅延時間を測定し、積分アンプI1~I4の初期値を決定する方式である。
[0197]
 準備として、図14の主回路ではスイッチSW1をOFFして電力変換回路を負荷や系統電源から切り離し、遮断試験の影響が電力変換回路の外部に及ばないようにする。ただし、三相三線式など1相だけ相電圧を変化させても外部に影響が生じず、スイッチSW1を設けず遮断試験ができる場合もある。
[0198]
 図17にインバータユニット1の積分アンプI1,I3の初期値を求める動作波形を示す。まず、ゲート信号Gx2を「1」にセットし、スイッチング素子Tx2をON状態にする。次に、ゲート信号Gu1にパルスのON指令をセットする。すると、横流電流抑制リアクトルL1とL2にインバータ直流電圧が印加され、インバータユニット1の出力電流IinvU1は主回路のリアクタンス成分による遅延時間後に一定の傾きで増加を開始する。ここで、微分器sTによりインバータユニット1の出力電流検出値IinvU1detの微分結果が検出され、比較器35aにより微分結果が閾値βを超えるか否かが判定される。
[0199]
 カウンタ36aでは、ゲート信号Gu1がON指令となってからインバータユニット1の出力電流検出値IinvU1detの微分結果が閾値βを超えるまでの時間を測定し出力する。この時間がスイッチング素子Tu1におけるターンONの遅延量であり、ゲート信号Gu1の立ち上がりをどのくらい早めるべきかを示している。
[0200]
 カウンタ36bでは、ゲート信号Gu1がOFF指令になってから、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値β以下になるまでの時間を測定し出力する。これがスイッチング素子Tu1におけるターンOFFの遅延量であり、ゲート信号Gu1の立ち下がりをどのくらい早めるべきかを示している。
[0201]
 一方、図15において積分アンプI1の出力は-1倍され、立ち上がりの遅延付加器DelayUに入力される。立ち上がりの遅延付加器DelayUではマイナスの値を入力して未来を予測しゲート指令値Grefを早めることはできないため、必ず正の値を入力する必要がある。そこで、スイッチング素子Tu1,Tu2,Tu3の遅延量のうち最大のものを選定し、各カウンタ36a,36c,36eの出力値から最大値を減算することで、遅延量が最大のスイッチング素子に対応する積分アンプI1の初期値を「0」に設定する。
[0202]
 これにより、遅延量が最大のスイッチング素子に対してはゲート指令値Grefの補正をせず、遅延量が最大でないスイッチング素子に対してはゲート指令値Grefに遅延が付加され、同じタイミングでスイッチング動作することができるようになる。
[0203]
 積分アンプI3についても同様である。カウンタ36b,36d,36fの出力はゲート信号Gu1の立ち下がりどのくらい早めるべきかを示しているが、積分アンプI3の出力はどのくらい遅延させるべきかを示す必要があるため、カウンタ36b,36d,36fの出力を-1倍している。後は、遅延量が最大のスイッチング素子におけるゲート指令値Grefは補正なしとなるように、積分アンプI1と同様に遅延量の調整を行う。
[0204]
 図18に、各インバータユニット1~3の積分アンプI1,I3の初期値を求める一連の動作波形を示す。まず、ゲート信号Gx2を「1」にセットしてゲートスイッチング素子Tx2をONする。次に、ゲート信号Gu1にON指令をパルスで与える。ゲート信号Gu1の立ち上がりからインバータユニット電流検出値IinvU1が増加し始めるまでの遅延時間と、ゲート信号Gu1の立ち下がりからインバータユニット電流検出値IinvU1の増加が止まるまでの遅延時間を計測する。その後は、ゲート信号Gx2を0に戻しスイッチング素子Tu2をOFFさせインバータユニット電流検出値IinvU1を減衰させる。
[0205]
 インバータユニット1の出力電流検出値IinvU1が零になったら、ゲート信号Gx3を1にセットしゲート信号Gu2にON指令をパルスで与え、同様に遅延を測定する。これを残りのインバータユニットに対しても繰り返し行い、遅延を測定する。
[0206]
 図18では、インバータユニット1から測定を行ったが、順番を変更しても良い。また、スイッチング素子Tu1の遅延特性を測定する際にスイッチング素子Tx2をONしたが、代わりにスイッチング素子Tx3をONしても良い。
[0207]
 以上の動作を行えば、事前に積分アンプの初期値を求める試運転にてスイッチSW1をOFFするだけで主回路の再構成や追加の機材を準備することなく、ゲート駆動回路 の特性も含めた各スイッチング素子の遅延特性を測定することができる。また、シーケンス制御により自動化を行えば、初期値を求める試運転時間を短縮することができる。さらに、素子や電流検出器などの交換が生じても、試運転を行えばすぐに遅延特性の測定を行うことができる。
[0208]
 実施形態10では、1相の積分アンプI1,I3のみの積分アンプの初期値を求める方法についてのみ説明したが、積分アンプI2,I4についても同様に初期値を求めることができ、また、残りの相についても順次初期値を求めることができる。
[0209]
 以上示したように、本実施形態10によれば、あらかじめインバータユニットのゲート遅延特性を測定して積分アンプの初期値を設定することにより、電力変換回路の運転開始直後の横流電流を抑制することができる。
[0210]
 また、スイッチSW1により電力変換回路を系統や負荷から切り離すだけで、試運転を行うことができる。試運転に必要な負荷として各インバータユニット1~3の横流抑制リアクトルL1~L3を使用するため、別途他の負荷を用意する必要がなく、手動による回路変更も不要であり、試験時間を短縮することができる。
[0211]
 さらに、遅延特性の測定を自動化することにより、初期値を求める試運転時間を短縮することができ、素子や電流検出器などの交換による遅延特性の変化にも素早く対応することができる。
[0212]
 [実施形態11]
 図19に本実施形態11における初期値決定ブロック33の制御ブロックを示す。各インバータユニット1~3には電流検出器CTU1~CTU3を取り付けるが、電流検出器CTU1~CTU3の個体差により測定した遅延時間に誤差が生じてしまうことがある。本実施形態11では、遅延検出に同一の電流検出器CTU1を用いることを特徴としている。
[0213]
 初期値決定ブロック33は、インバータユニット1に対しては実施形態10と同一の構成である。しかし、インバータユニット2,3の遅延時間の検出にもインバータユニット1の出力電流検出値IinvU1detを使用している。
[0214]
 使用するインバータユニット電流検出値は、IinvU1detのみとする。また、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-βよりも小さいことを検出する比較器35dを追加する。
[0215]
 AND素子AND8は、ゲート信号Gu2が「1」、かつ、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-β以上のときに「1」を出力する。AND素子AND9はゲート信号Gu2が「0」、かつ、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-βより小さい時に「1」を出力する。
[0216]
 AND素子AND10は、ゲート信号Gu3が「1」、かつ、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-β以上の時に「1」を出力する。AND素子AND11はゲート信号Gu3が「0」、かつ、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-βより小さい時に「1」を出力する。
[0217]
 図20に、各インバータユニット1~3の積分アンプI1,I3の初期値を求める一連の動作波形を示す。 インバータユニット1に対しては実施形態10と同じようにゲート信号の変化から、インバータユニット電流検出値の微分結果が変化するまでの遅延時間を計測する。その後、ゲート信号Gx1を1にセットしスイッチング素子Tx1をONして残りのインバータユニット2,3の遅延時間の計測を行う。スイッチング素子Tx1をONした状態でスイッチング素子Tu2をONすると、インバータユニット1の出力電流IinvU1にはマイナスの方向で電流が流れ始める。このインバータユニット1の出力電流検出値IinvU1detの微分結果と閾値-βとを比較器35dで比較し、スイッチング素子Tu2の立ち上がり遅延時間を測定する。立ち下がりについても同様に測定することができる。その後、いったんスイッチング素子Tx1をOFFしているが、これは電流の減衰を促すためである。電流検出値が零になったら再度スイッチング素子Tx1をONし、残りのインバータユニット3の遅延時間を計測する。
[0218]
 この方法であれば、同一の電流検出器CTU1で遅延時間を計測するため、電流検出器CTU1~CTU3の個体差による測定誤差を打ち消すことができる。
[0219]
 以上示したように、本実施形態11によれば、電流検出器CTU1~CTU3の個体差による遅延時間の誤差の影響を除いてゲート遅延特性を測定でき、電力変換回路の運転開始直後の横流電流をさらに小さくするができる。
[0220]
 [実施形態12]
 図21に本実施形態12におけるインバータユニット並列接続した電力変換回路の主回路を示す。本実施形態12におけるインバータユニットを並列接続した電力変換回路の主回路は、交流側の接続点に系統電源が接続されることを想定しており、電力変換回路にはスイッチSW2と抵抗器Rからなるインバータ直流電圧の予備充電回路37を備えている。予備充電回路37自体は一般的な公知技術であるため、ここでの詳細な説明は省略する。
[0221]
 図22に、この予備充電回路37におけるスイッチSW2の指令を作成する予備充電回路制御ブロックを示す。
[0222]
 この予備充電回路制御ブロックは、比較器38aにおいて、電圧検出器(図示省略)等で検出された現在の電力変換回路の直流電圧検出値Vdcと予め設定された閾値γ1とを比較する。また、比較器38bでは、電力変換回路の直流電圧検出値Vdcと予め設定された閾値γ2とを比較する。ここで、γ1>γ2とする。なお、遅延調整モード信号は、実施形態10で用いたものと同様の判定条件とする。
[0223]
 AND素子AND12は、Vdc>γ2、かつ、遅延調整モード信号が「1」のとき「1」を出力する。
[0224]
 AND素子AND13は、予備充電開始指令が「1」、かつ、Vdc>γ1が不成立、かつ、AND素子AND12の出力が「0」のとき、「1」を出力し、スイッチSW2にオン指令を出力する。
[0225]
 AND素子AND14は、Vdc>γ1、かつ、遅延調整モード信号が「0」のとき「1」を出力し、スイッチSW1にオン指令を出力する。
[0226]
 また、初期値決定ブロック33は、図16に示す実施形態10で用いたものと同一の回路を使用する。
[0227]
 横流抑制リアクトルL1~L3を小さくした場合、試運転時の遅延特性の測定を行う際にスイッチング素子に対するON指令のパルス幅を短くしても、出力電流が素子定格を超えてしまい、スイッチング素子が熱的ダメージを負う恐れがある。本実施形態12は、遅延特性の測定中に直流電圧を下げておくことで、小さな横流抑制リアクトルL1~L3でもスイッチング素子を破壊せずに遅延特性の測定を行えるようにした方式である。
[0228]
 図22に示す予備充電回路のスイッチ指令作成ブロックについて説明する。試運転時以外の通常運転時では「遅延調整モード信号」は「0」になる。Vdc≦γ1かつAND12=「0」の状態で予備充電開始指令が入力されると、スイッチSW2がONになり充電が開始される。その後、インバータ直流電圧Vdcが閾値γ1を超えると比較器38aの出力が「1」となるためAND回路AND13の出力が「0」となり、スイッチSW2がOFFとなる。また、Vdc>γ1で比較器38aから「1」が出力され、遅延調整モード信号は「0」であると、AND素子AND14から1が出力され、スイッチSW1がONになり運転準備が完了する。
[0229]
 遅延時間の計測を行う試運転時の場合、「遅延調整モード信号」は「1」となる。この状態で予備充電開始指令が入力されると、Vdc<γ2であるためAND素子AND12の出力が「0」、Vdc<γ1であるため比較器38aの出力が「0」でAND素子AND13の出力が「1」となり、同様にスイッチSW2がONになり充電が開始される。しかし、インバータ直流電圧Vdcが閾値γ2を超えた段階でAND素子AND12の出力が「1」となるため、スイッチSW2がOFFになり、スイッチSW1もOFFを維持する。
[0230]
 これにより予備充電を途中で止めることができ、インバータ直流電圧Vdcが低い状態で遅延時間の計測を行える。
[0231]
 この方法では、遅延時間の計測中にインバータ直流電圧Vdcが変動することが考えられる。しかし、インバータ直流電圧Vdcに大きく影響する特性は出力電流の微分結果であるため、遅延時間の計測結果への影響は小さい。また、比較器38a,38bに任意のヒステリシス特性を持たせ、インバータ直流電圧Vdcが減少したら再度スイッチSW2をONして再充電を行い、インバータ直流電圧Vdcの変動をある一定の範囲内に制限しても良い。
[0232]
 以上示したように、本実施形態12によれば、実施形態10の作用効果に加え、横流抑制リアクトルL1~L3が小さい条件でも、インバータ直流電圧Vdcを下げて遅延特性の測定を行うことによりスイッチング素子Tu1~Tu3,Tx1~Tx3の破壊を防ぐことができる。
[0233]
 [実施形態13]
 図23は、本実施形態13のスイッチング素子のゲート駆動回路を示す回路構成図である。図23では代表してスイッチング素子Tx2のゲート駆動回路のみを示している。この回路は、一般的なゲート駆動回路に比べて以下の変更を行っている。
[0234]
 正側の電源としてVa,Vbの異なる電圧を出力する電源を使用する。ここで、Va>Vbを想定している。
[0235]
 スイッチSW3は、電力変換回路の運転状態が積分アンプI1~I4の初期値を決定する試運転時以外の通常の使用ならONとなる。スイッチSW4は、インバータ運転が横流抑制制御ブロック33における積分アンプI1~I4の適切な初期値を求める試運転時であればONとなる。
[0236]
 図24は、実施形態13の初期値決定ブロックを示し、カウンタ36a~36fが動作する条件にインバータユニット1~3の出力電流検出値IinvU1det,IinvU2det,IinvU3detの大きさを追加している。それ以外は実施形態10と同様である。
[0237]
 比較器39a,39b,39cにおいて、インバータユニット1~3の出力電流検出値IinvU1det,IinvU2det,IinvU3detが予め設定された電流閾値Ith1よりも大きいことを検出する。
[0238]
 比較器40a,40b,40cにおいて、微分器sTの微分結果が閾値-βよりも大きいことを検出する。
[0239]
 また、AND素子AND6~AND11の動作を実施形態10に対して以下のように変更する。
[0240]
 AND素子AND6は、ゲート信号Gu1が「1」、かつ、インバータユニット1の出力電流検出値IinvU1detが電流閾値Ith1以下、かつ、IinvU1detの微分結果が閾値β以下の時に「1」を出力する。
[0241]
 AND素子AND7は、ゲート信号Gu1が「0」、かつ、インバータユニット1の出力電流検出値IinvU1detが電流閾値Ith1より大きく、かつ、インバータユニット1の出力電流検出値IinvU1detの微分結果が閾値-βよりも大きい時に「1」を出力する。
[0242]
 AND素子AND8は、ゲート信号Gu2が「1」、かつ、インバータユニット2の出力電流検出値IinvU2detが電流閾値Ith1以下、かつ、インバータユニット2の出力電流検出値IinvU2detの微分結果が閾値β以下の時に「1」を出力する。
[0243]
 AND素子AND9は、ゲート信号Gu2が0、かつ、インバータユニット3の出力電流検出値IinvU2detが電流閾値Ith1より大きく、かつ、インバータユニット3の出力電流検出値IinvU2detの微分結果が閾値-βより大きいとき「1」を出力する。
[0244]
 AND素子AND10は、ゲート信号Gu3が1、かつ、インバータユニット3の出力電流検出値IinvU3detが電流閾値Ith1以下、かつ、インバータユニット3の出力電流検出値IinvU3detの微分結果が閾値β以下の時に「1」を出力する。
[0245]
 AND素子AND11は、ゲート信号Gu3が0、かつ、インバータユニット3の出力電流検出値IinvU3detが電流閾値Ith1より大きく、かつ、インバータユニット3の出力電流検出値IinvU3detの微分結果が閾値-βよりも大きいときに「1」を出力する。
[0246]
 本実施形態13も実施形態12と同様に、小さな横流抑制リアクトルL1~L3でもスイッチング素子を破壊せずに、積分アンプの初期を求める遅延時間の計測を行えるようにした方式である。本実施形態13はゲート駆動回路の正側の電圧を下げることでスイッチング素子の電圧降下を大きくし、各インバータユニットの出力電流に制限を設けた方式である。
[0247]
 図23に示すゲート駆動回路について説明する。ここでは、Va>Vbとし、電源電圧VaはIGBTの一般的なゲート駆動電圧(例えば、15V程度)を想定している。試運転時以外の通常運転時における電力変換回路はスイッチSW3をONにし、遅延時間の計測中はスイッチSW4をONする。IGBTの特性として、ゲート電圧を低くするとIGBT通過電流がある値よりも大きくなった時に電圧降下が急激に増加する。このIGBTの素子特性を利用して、遅延時間の計測中にインバータユニットの出力電流の増加を防ぎスイッチング素子を過電流から保護する。
[0248]
 図25に本実施形態13におけるインバータユニット1の積分アンプI1,I3の初期値を求める動作波形を示す。
[0249]
 ゲート信号Gx2を「1」にセットし、スイッチング素子Tx2をON状態にするが、この時にスイッチング素子Tx2のゲート駆動回路はスイッチSW4をONし、正側ゲート駆動電圧を一般的な値よりも低い電圧Vbにする。この状態で、ゲート信号Gu1にパルスのON指令をセットする。ただし、測定対象のスイッチング素子Tu1のゲート駆動回路はスイッチSW3をONし、正側ゲート駆動電圧はVaにして試運転以外の通常運転時と同じ条件にする。これは、ゲート駆動電圧を下げてしまうとスイッチング動作の時間が延び、遅延時間を正しく計測できないためである。
[0250]
 スイッチング素子Tu1がONすると、インバータユニット1の出力電流IinvU1は増加するが、ある程度の大きさに達するとスイッチング素子Tx2の電圧降下が急増し、インバータユニット1の出力電流IinvU1の増加が止まる。
[0251]
 インバータユニット1の出力電流IinvU1はスイッチング素子Tx2ではなくスイッチング素子Tu2に接続された逆並列ダイオードを通過する。この時、図25に示すように、カウンタ36aではゲート信号Gu1が「1」になってからインバータユニット1の出力電流検出値IinvU1detが増加し始めるまでの時間を計測する。インバータユニット1の出力電流IinvU1の増加が止まったら、ゲート信号Gx2を「0」にセットし、スイッチング素子Tx2をOFFする。
[0252]
 その後、ゲート信号Gu1を「0」にしてスイッチング素子Tu1をOFFする。すると、インバータユニット1の出力電流IinvU1は減少し始める。カウンタ36bではゲート信号Gu1が「0」になってからインバータユニット1の出力電流が減少し始めるまでの時間を測定する。
[0253]
 以上は、スイッチング素子Tu1の遅延特性を測定する場合である。スイッチング素子Tx1,Tx2,Tx3の遅延特性を測定する場合、スイッチング素子Tu1,Tu2,Tu3のゲート駆動回路のスイッチSW4をONして正側ゲート電圧を下げ、スイッチング素子Tx1,Tx2,Tx3の正側ゲート電圧は試運転時以外の通常運転時と同じ値になるようスイッチSW3をONする必要がある。
[0254]
 図23では、遅延時間計測用の電圧Vbとして遮断試験用の電源を別途用意したが、この電源Vbは電源Vaの抵抗やツェナーダイオードの分圧によって得られた電圧を使用しても良い。スイッチング素子Tu1の遅延時間計測中はスイッチング素子Tx2を常時ONすれば良く、スイッチング素子Tx2のスイッチングは零電流の時に行うため、スイッチング素子Tx2のスイッチング動作に時間がかかっても問題が生じない。そのため、分圧に使用する抵抗として値の大きなものを用いることができ、ゲート駆動回路の部品の発熱を抑制することができる。
[0255]
 スイッチング素子の通過電流が増加するとスイッチング素子の電圧降下(エミッタ-コレクタ間の電圧飽和)Vce(sat)が急増した時に帰還容量を通してゲート駆動回路が充電されるが、電源Vaを分圧する抵抗の値が大きすぎるとゲート駆動回路の放電よりも充電のスピードが上回り、ゲート電圧が増加してしまうため電流低減効果が低下する。これを見越してゲート電圧をもっと低い値にしても良い。
[0256]
 以上示したように、本実施形態13によれば、実施形態10と同様の作用効果を奏し、さらに、以下の作用効果を奏する。
[0257]
 横流抑制リアクトルL1~L3が小さい条件でも、ゲート電圧を下げ、スイッチング素子の電圧降下を増加して遅延時間の計測を行うことにより、スイッチング素子の通過電流増加に制限を設け、スイッチング素子の破壊を防ぐことができる。
[0258]
 また、遅延時間計測用のゲート電圧Vbは抵抗やツェナーダイオードによる分圧で準備しても良く、別途電源を準備した場合に比べ部品点数が少なくコストを下げることができる。
[0259]
 さらに、遮断試験中は最初からゲート電圧が低い状態であるため、過電流を検出してからゲート電圧を下げる方式に比べ制御動作による遅延がなく、スイッチング素子を確実に保護することができる。
[0260]
 [実施形態14]
 図26は、本実施形態14の1相あたりのキャリア三角波Vcarryの周波数(キャリア周波数fc)を決定するブロックを示す。本実施形態14では以下の要素が追加されている。
[0261]
 比較器41aは、インバータユニット合計の出力電流検出値IinvUdetと予め設定された電流閾値Ith2とを比較し、インバータユニット合計の出力電流検出値IinvUdetが電流閾値Ith2よりも大きいとき「1」を出力する。比較器41bは、インバータユニット合計の出力電流検出値IinvUdetと電流閾値-Ith2とを比較し、インバータユニット合計の出力電流検出値IinvUdetが電流閾値-Ith2よりも小さいとき「1」を出力する。
[0262]
 AND素子AND15は、電力変換回路の運転指令信号と比較器41aの出力信号を入力し、運転指令信号ありで、かつ、比較器41aの出力が真の時に「1」を出力する。AND素子AND16は、電力変換回路の運転指令信号と比較器41bの出力信号を入力し、運転指令信号ありで、かつ、比較器41bの出力が真の時に「1」を出力する。
[0263]
 OR素子OR1は、AND素子AND15の出力が「1」、または、バッファ45aの出力が1の時に「1」を出力する。OR素子OR2はAND素子AND16の出力が「1」、または、バッファ45bの出力が「1」の時に「1」を出力する。前記OR素子OR1,OR2の出力はバッファ45a,45bにそれぞれ格納される。
[0264]
 時間カウンタ42a,42bは、OR素子OR1,OR2の出力が「1」になってからの時間をそれぞれ計測し、時間t1,t2として出力する。
[0265]
 比較器43a,43bは、前記時間t1,t2が0を超え、予め設定された閾値(ここでは、キャリア周波数の1周期1/fcを指定)以下の時に「1」を出力する。
[0266]
 OR素子OR3は、比較器43a,43bの出力のうち少なくとも一方が「1」の時に「1」を出力する。スイッチSW5は、前記OR素子OR3の出力が「0」ならば上側に切り替わって、通常時のキャリア周波数fcを出力し、OR素子OR3の出力が「0」であれば下側に切り替わって、通常時よりも高いキャリア周波数(ここではキャリア周波数のfcの4倍の4fc)を出力する。
[0267]
 発振器44は、前記スイッチSW5の出力を周波数指令として入力し、指令通りの周波数のキャリア三角波Vcarryを出力する。発信器44から出力されたキャリア三角波Vcarryは、例えば、図15のPWMブロック21や頂点検出ブロック22に入力される。
[0268]
 本実施形態14では、試運転を行わずに電力変換回路の運転を開始し、運転後に最初にインバータユニット合計の出力電流IinvUが大きくなった時点でキャリア周波数fcを引き上げ、横流電流抑制制御にかかる時間を短縮する方式である。
[0269]
 まず、インバータユニット合計の出力電流IinvUを検出し、電流閾値Ith2,-Ith2と比較する。通常、電流閾値Ith2,-Ith2は零であり、電力変換回路の運転開始と同時にキャリア周波数fcの引き上げを行う。しかし、実施形態6のようにインバータユニット合計の出力電流IinvUが小さい時は横流電流抑制制御を停止している場合、インバータユニット合計の出力電流が大きくなってからキャリア周波数fcを増加する必要がある。この場合、電流閾値Ith2,-Ith2は、例えば定格電流をユニット台数で除算した値とすれば、横流電流抑制制御前にインバータユニット合計の出力電流IinvUがユニット1台に集中してもインバータユニットは破損しない。
[0270]
 インバータユニット合計の出力電流IinvUが大きくなると、その時点からキャリア周波数の1周期1/fcの間はスイッチSW5が下に切り替わり、キャリア周波数fcが例えば4倍に増加する。これによりキャリア三角波の頂点が現れる間隔も1/4倍になり、図15に示すゲート遅延指令値演算ブロック23が動作する頻度も4倍になるため、横流電流抑制制御は通常の1/4の時間で完了する。以降は横流電流抑制制御が完了した状態となり、横流電流を抑制することができる。
[0271]
 ただし、インバータユニット合計の出力電流IinvUの向きが逆になると、導通するスイッチング素子が替わり、そのスイッチング素子に対応する遅延特性の横流電流抑制制御は完了していない。そのため、インバータユニット合計の出力電流IinvUが逆向きになり大きくなると、再度キャリア周波数を増加して横流電流抑制制御時間の短縮を促す。図26ではインバータユニット合計の出力電流検出値IinvUdetの符号が正の場合と負の場合で両方とも確認する。
[0272]
 本実施形態14では、一時的にキャリア周波数fcを増加するため、スイッチング損失が増加する。しかし、キャリア周波数fcの増加前はインバータユニット1~3に流れている電流がほぼ零の状態で損失が小さくスイッチング素子が冷えていること、キャリア周波数fcの増加が短時間であること、そのときのインバータユニット合計の出力電流IinvUも定格電流と比較して小さいことから、スイッチング素子は発熱に耐えることができインバータユニット1~3が故障することはない。
[0273]
 また、実施形態14では、1相ごとに異なるキャリア三角波Vcarryを用いることを想定している。ただし、熱責務に余裕があれば3相同じキャリア三角波Vcarryを使用し、どれか1相のインバータユニット合計の出力電流IinvUが増加する度に3相すべてのキャリア周波数fcを増加しても良い。
[0274]
 実施形態14ではOR素子OR1,OR2の出力を保持するバッファ45a,45bのリセット手段を用意していないため、いったんキャリア周波数fcを増加したら、その後インバータユニット合計の出力電流IinvUが減少したり電力変換回路を停止させたりした場合でも再びキャリア周波数fcが増加することはない。これは、一度だけゲート遅延指令値演算ブロック23の積分アンプI1~I4の値を求めるためであり、その後は電力変換回路を停止しても積分アンプI1~I4の設定値が保持されているため、次回は保持された設定値を使用して横流電流抑制制御を行うことができ、キャリア周波数fcを増加する必要がない。
[0275]
 例えば、故障によりインバータユニットを交換する場合は制御回路の電源も切ることを想定しており、そのときは積分アンプI1~I4の値が消えるが、同時にOR素子OR1,OR2の出力を保持するバッファ45a,45bもリセットされるため、その後の再運転でキャリア周波数fcが一時的に増加して横流電流抑制制御の時間を短縮することができる。
[0276]
 ただし、別途リセット手段を用意し、例えばユニット過電流が発生した時にリセットを行い、再運転時に横流電流抑制制御を促しても良い。
[0277]
 以上示したように、本実施形態14によれば、電力変換回路の運転中にキャリア周波数fcを増加して積分アンプI1~I4の初期値が求まるまでの時間を短縮するため、電力変換回路の運転を開始して最初に電流が増加した時の横流電流を抑制することができ、試運転による横流電流抑制制御が不要となる。
[0278]
 また、キャリア周波数fcの増加は短時間で、いったん横流電流抑制制御が完了すれば電力変換回路を停止しても再度キャリア周波数fcを増加する必要がないため、通常運転時の損失には影響を与えない。

請求の範囲

[請求項1]
 スイッチング素子を有する直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
横流電流抑制制御装置は、
 スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、
 前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、を各インバータユニットの各相にそれぞれ設け、
 前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子のターンON,ターンOFFごとでかつ前記各インバータユニット出力電流検出値の符号とゲート指令値の符号との論理積結果が真値であるときに閉動作する第1スイッチにより前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力して前記各インバータユニット出力電流検出値の符号で閉動作する第2スイッチと、を備え、
 比例アンプと前記第2スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
[請求項2]
 直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
 横流電流抑制制御装置は、
 スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算部と、
 前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、
 前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、が各インバータユニットの各相にそれぞれ設けられ、
 前記ゲート遅延指令値演算ブロックは、
 インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、
 各スイッチング素子に対応して設けられ、インバータユニット出力電流検出値の符号で動作する第1スイッチで前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力してインバータユニット出力電流検出値の符号で動作する第2スイッチと、を備え、比例アンプと積分アンプとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
[請求項3]
 横流電流の絶対値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、横流電流の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とすることを特徴とする請求項1または2記載の電力変換回路の横流電流抑制制御装置。
[請求項4]
 前記インバータユニット出力電流指令値は、インバータ出力電流検出値をインバータユニットの台数で除算した値とすることを特徴とする請求項1~3のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項5]
 前記インバータユニット出力電流指令値は、ある別のインバータユニットの出力電流検出値とすることと特徴とする請求項1~3のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項6]
 前記インバータユニット出力電流検出値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、前記インバータ出力電流検出値の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とし、
 前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値との偏差が零となるように比例積分演算を行い、比例積分演算結果と、比例アンプと、積分アンプの出力の加算値をゲート遅延指令値とすることを特徴とする請求項1~5記載の電力変換回路の横流電流抑制制御装置。
[請求項7]
 前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値の実効値を用いることを特徴とする請求項6記載の電力変換回路の横流電流抑制制御装置。
[請求項8]
 前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値における基本波1周期あたりの絶対値の電流平均値を用いることを特徴とする請求項6記載の電力変換回路の横流電流抑制制御装置。
[請求項9]
 前記インバータ出力電流の絶対値がしきい値よりも小さい時は、積分アンプの更新を停止することを特徴とする請求項1~8のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項10]
 前記ゲート遅延指令値演算ブロックを、キャリア三角波の頂点時に動作させることを特徴とする請求項1~9のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項11]
 前記ゲート遅延指令値演算ブロックを、ゲート指令値が変化した時に動作させることを特徴とする請求項1~9のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項12]
 前記各インバータユニットは、マルチレベルインバータであることを特徴とする請求項1~11のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項13]
 キャリア三角波の半周期でスイッチング回数が1回でなかった場合、積分アンプの更新を停止することを特徴とする請求項1~12のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項14]
 電力変換回路の試運転時には、積分アンプの初期値設定開始時にはゲート指令に遅延を加えず、そのまま出力し、
 電力変換回路の試運転時において、遅延時間計測対象外の1つのインバータユニットの1つのスイッチング素子をオンにした状態で、遅延時間計測対象のインバータユニットの1つのスイッチング素子にパルスのオン指令を出力し、前記2つのスイッチング素子と横流抑制リアクトルとを含む閉回路を形成し、前記遅延時間計測対象のインバータユニットにおいて、ゲート信号がオンとなってからインバータユニット電流検出値の微分結果が閾値を超えるまでの時間および、ゲート信号がオフとなってからインバータユニット電流検出値の微分結果が閾値を下回るまでの時間を計測し、その時間を積分アンプの初期値とし、
 電力変換回路の試運転時から通常運転時に変更されたとき、積分アンプの値をリセットし、前記初期値の値を積分アンプに入力することを特徴とする請求項1~12のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項15]
 電力変換回路の試運転時において、インバータユニット電流検出値の検出に使用する電流検出器を、全てのインバータユニットにおいて特定のインバータユニットのものを使用することを特徴とする請求項14記載の電力変換回路の横流電流抑制制御装置。
[請求項16]
 電力変換回路の試運転時において、遅延時間を計測する際にインバータユニットの直流電圧を通常運転時よりも低くすることを特徴とする請求項1~15のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項17]
 電力変換回路の試運転時において、前記オン状態とする遅延時間計測対象以外のうち、1つのインバータユニットのスイッチング素子におけるゲート駆動回路の正側の電圧を下げ、スイッチング素子の電圧降下を通常運転時よりも高くすることを特徴とする請求項1~16のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[請求項18]
 電力変換回路の運転開始またはインバータユニット合計の出力電流が電流閾値を超えてから一定の期間、PWMキャリア周波数を増加することを特徴とする請求項1~13のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。

補正された請求の範囲(条約第19条)
[ 2014年6月12日 ( 12.06.2014 )  国際事務局受理 ]

[1]
[補正後] 直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
横流電流抑制制御装置は、
 スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算ブ口ックと、
 前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、を各インバータユニットの各相にそれぞれ設け、
 前記ゲート遅延指令値演算ブロックは、インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、各スイッチング素子のターンON,ターンOFFごとでかつ前記各インバータユニット出力電流検出値の符号とゲート指令値の符号との論理積結果が真値であるときに閉動作する第1スイッチにより前記横流電流を入力する積分アンプと、
この積分アンプからの信号を入力して前記各インバータユニット出力電流検出値の符号で閉動作する第2スイッチと、を備え、
 比例アンプと前記第2スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
[2]
[補正後] 直流電圧源にインバータユニットを並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
 横流電流抑制制御装置は、
 スイッチング半周期に1回動作し、立ち上がりのゲート遅延指令値と、立ち下がりのゲート遅延指令値とを演算するゲート遅延指令値演算ブロックと、
 前記立ち上がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち上がり遅延付加器と、
 前記立ち下がりのゲート遅延指令値をゲート指令値または電圧指令値に付加する立ち下がり遅延付加器と、が各インバータユニットの各相にそれぞれ設けられ、
 前記ゲート遅延指令値演算ブロックは、
 インバータユニット出力電流指令値とインバータユニット出力電流検出値との偏差を横流電流としてゲインを乗算する比例アンプと、
 各スイッチング素子に対応して設けられ、インバータユニット出力電流検出値の符号で動作する第1スイッチで前記横流電流を入力する積分アンプと、この積分アンプからの信号を入力してインバータユニット出力電流検出値の符号で動作する第2スイッチと、を備え、比例アンプと第2スイッチとの出力を加算して、立ち上がりのゲート遅延指令値と立ち下がりのゲート遅延指令値を出力することを特徴とする電力変換回路の横流電流抑制制御装置。
[3]
 横流電流の絶対値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、横流電流の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とすることを特徴とする請求項1または2記載の電力変換回路の横流電流抑制制御装置。
[4]
 前記インバータユニット出力電流指令値は、インバータ出力電流検出値をインバータユニットの台数で除算した値とすることを特徴とする請求項1~3のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[5]
 前記インバータユニット出力電流指令値は、ある別のインバータユニットの出力電流検出値とすることと特徴とする請求項1~3のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[6]
[補正後] 前記インバータユニット出力電流検出値が設定値以下の時、比例アンプの出力を零とし、積分アンプの更新を停止させ、前記インバータ出力電流検出値の絶対値が設定値以上の時、前記絶対値から設定値を減算した値を比例アンプと積分アンプの入力とし、
 前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値との偏差が零となるように比例積分演算を行い、比例積分演算結果と、比例アンプと、第2スイッチの出力の加算値をゲート遅延指令値とすることを特徴とする請求項1~5記載の電力変換回路の横流電流抑制制御装置。
[7]
 前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値の実効値を用いることを特徴とする請求項6記載の電力変換回路の横流電流抑制制御装置。
[8]
 前記比例積分演算には、前記インバータユニット出力電流指令値と前記インバータユニット出力電流検出値における基本波1周期あたりの絶対値の電流平均値を用いることを特徴とする請求項6記載の電力変換回路の横流電流抑制制御装置。
[9]
 前記インバータ出力電流の絶対値がしきい値よりも小さい時は、積分アンプの更新を停止することを特徴とする請求項1~8のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[10]
 前記ゲート遅延指令値演算ブロックを、キャリア三角波の頂点時に動作させることを特徴とする請求項1~9のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[11]
 前記ゲート遅延指令値演算ブロックを、ゲート指令値が変化した時に動作させることを特徴とする請求項1~9のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[12]
 前記各インバータユニットは、マルチレベルインバータであることを特徴とする請求項1~11のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[13]
 キャリア三角波の半周期でスイッチング回数が1回でなかった場合、積分アンプの更新を停止することを特徴とする請求項1~12のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[14]
 電力変換回路の試運転時には、積分アンプの初期値設定開始時にはゲート指令に遅延を加えず、そのまま出力し、
 電力変換回路の試運転時において、遅延時間計測対象外の1つのインバータユニットの1つのスイッチング素子をオンにした状態で、遅延時間計測対象のインバータユニットの1つのスイッチング素子にパルスのオン指令を出力し、前記2つのスイッチング素子と横流抑制リアクトルとを含む閉回路を形成し、前記遅延時間計測対象のインバータユニットにおいて、ゲート信号がオンとなってからインバータユニット電流検出値の微分結果が閾値を超えるまでの時間および、ゲート信号がオフとなってからインバータユニット電流検出値の微分結果が閾値を下回るまでの時間を計測し、その時間を積分アンプの初期値とし、
 電力変換回路の試運転時から通常運転時に変更されたとき、積分アンプの値をリセットし、前記初期値の値を積分アンプに入力することを特徴とする請求項1~12のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[15]
 電力変換回路の試運転時において、インバータユニット電流検出値の検出に使用する電流検出器を、全てのインバータユニットにおいて特定のインバータユニットのものを使用することを特徴とする請求項14記載の電力変換回路の横流電流抑制制御装置。
[16]
 電力変換回路の試運転時において、遅延時間を計測する際にインバータユニットの直流電圧を通常運転時よりも低くすることを特徴とする請求項1~15のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[17]
 電力変換回路の試運転時において、前記オン状態とする遅延時間計測対象以外のうち、1つのインバータユニットのスイッチング素子におけるゲート駆動回路の正側の電圧を下げ、スイッチング素子の電圧降下を通常運転時よりも高くすることを特徴とする請求項1~16のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。
[18]
 電力変換回路の運転開始またはインバータユニット合計の出力電流が電流閾値を超えてから一定の期間、PWMキャリア周波数を増加することを特徴とする請求項1~13のうち何れか1項に記載の電力変換回路の横流電流抑制制御装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]