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1. WO2020162620 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006  

課題を解決するための手段

0007   0008   0009   0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310   0311   0312   0313   0314   0315   0316   0317   0318   0319   0320   0321   0322   0323   0324   0325   0326   0327   0328   0329   0330   0331   0332  

符号の説明

0333  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20  

図面

1   2   3   4   5   6   7   8   9   10A   10B   10C   11   12   13   14   15   16   17   18A   18B   18C   18D   18E   18F   18G   18H   18I   18J   18K   18L   19   20   21   22   23   24   25   26  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、ソースおよびドレインが一体となったコモンソースドレイン型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体装置に関する。

背景技術

[0002]
 特許文献1は、コモンソースドレイン型のMISFETの一例としての縦ゲート型のMOS(Metal Oxide Semiconductor)トランジスタを備えた半導体装置を開示している。この半導体装置は、p型の半導体チップ(半導体層)、トレンチゲート構造、n型の複数のドリフト領域、および、n 型の複数のソースドレイン領域を含む。
[0003]
 トレンチゲート構造は、トレンチ、絶縁層およびゲート電極を含む。トレンチは、半導体チップの主面に形成されている。トレンチは、断面視において第1側壁、第2側壁および底壁を有している。絶縁層は、トレンチの内壁に形成されている。ゲート電極は、絶縁層を挟んでトレンチに埋設されている。複数のドリフト領域は、半導体チップの主面の表層部においてトレンチの第1側壁側の領域および第2側壁側の領域にそれぞれ形成されている。複数のドリフト領域は、トレンチの底壁に対して半導体チップの主面側の領域に形成されている。
[0004]
 複数のソースドレイン領域は、複数のドリフト領域の表層部にそれぞれ形成されている。一方のソースドレイン領域は高電圧側に電気的に接続され、他方のソースドレイン領域は低電圧側に電気的に接続される。ゲート電圧がゲート電極に印加されると、チャネルがトレンチの底壁に沿う領域に形成される。これにより、電流が、高電圧側のソースドレイン領域からチャネルを介して低電圧側のソースドレイン領域に流れる。

先行技術文献

特許文献

[0005]
特許文献1 : 米国特許出願公開第2007/0145474号明細書

発明の概要

発明が解決しようとする課題

[0006]
 本発明の一実施形態は、コモンソースドレイン型のMISFETを備え、耐圧を向上できる半導体装置を提供する。

課題を解決するための手段

[0007]
 本発明の一実施形態は、主面を有する半導体層と、断面視において一方側の第1側壁、他方側の第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、を含む、半導体装置を提供する。
[0008]
 この半導体装置によれば、ゲート電極および各ソースドレイン領域の間に生じる電界強度を緩和できる。これにより、トレンチゲート構造に対する電界集中を抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
[0009]
 本発明の一実施形態は、主面を有する半導体層と、断面視において第1側壁、第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第2導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有する第2導電型の高濃度チャネル領域と、を含む、半導体装置を提供する。
[0010]
 この半導体装置によれば、複数のドリフト領域から広がる空乏層同士がトレンチの底壁で重なることを高濃度チャネル領域によって抑制できる。これにより、パンチスルーを抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
[0011]
 本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図面の簡単な説明

[0012]
[図1] 図1は、本発明の第1実施形態に係る半導体装置を示す回路図である。
[図2] 図2は、図1に示す半導体装置の斜視図である。
[図3] 図3は、図2に示す半導体装置の平面図である。
[図4] 図4は、半導体層の第1主面の構造を示す平面図である。
[図5] 図5は、図4に示すデバイス領域の一部の領域の拡大平面図である。
[図6] 図6は、図5に示すVI-VI線に沿う断面図であって、第1形態例に係るドリフト領域を含む形態を示す断面図である。
[図7] 図7は、図5に示すVII-VII線に沿う断面図である。
[図8] 図8は、図5に示すVIII-VIII線に沿う断面図である。
[図9] 図9は、図6に示す領域IXの拡大図である。
[図10A] 図10Aは、図9に対応する領域の拡大図であって、第2形態例に係るドリフト領域を含む形態を示す拡大図である。
[図10B] 図10Bは、図9に対応する領域の拡大図であって、第3形態例に係るドリフト領域を含む形態を示す拡大図である。
[図10C] 図10Cは、図9に対応する領域の拡大図であって、第4形態例に係るドリフト領域を含む形態を示す拡大図である。
[図11] 図11は、ベース配線の構造を模式的に示す概略断面図である。
[図12] 図12は、ゲート配線の構造を模式的に示す概略断面図である。
[図13] 図13は、第1ソースドレイン配線の構造を模式的に示す概略断面図である。
[図14] 図14は、第2ソースドレイン配線の構造を模式的に示す概略断面図である。
[図15] 図15は、第1配線層の構造を示す平面図である。
[図16] 図16は、第2配線層の構造を示す平面図である。
[図17] 図17は、第3配線層の構造を示す平面図である。
[図18A] 図18Aは、図9に対応する領域の拡大図であって、図2に示す半導体装置の製造方法の一例を説明するための拡大図である。
[図18B] 図18Bは、図18Aの後の工程を示す拡大図である。
[図18C] 図18Cは、図18Bの後の工程を示す拡大図である。
[図18D] 図18Dは、図18Cの後の工程を示す拡大図である。
[図18E] 図18Eは、図18Dの後の工程を示す拡大図である。
[図18F] 図18Fは、図18Eの後の工程を示す拡大図である。
[図18G] 図18Gは、図18Fの後の工程を示す拡大図である。
[図18H] 図18Hは、図18Gの後の工程を示す拡大図である。
[図18I] 図18Iは、図18Hの後の工程を示す拡大図である。
[図18J] 図18Jは、図18Iの後の工程を示す拡大図である。
[図18K] 図18Kは、図18Jの後の工程を示す拡大図である。
[図18L] 図18Lは、図18Kの後の工程を示す拡大図である。
[図19] 図19は、図5に対応する領域の平面図であって、本発明の第2実施形態に係る半導体装置を示す平面図である。
[図20] 図20は、図6に対応する領域の断面図であって、本発明の第3実施形態に係る半導体装置を示す断面図である。
[図21] 図21は、図9に対応する領域の拡大図であって、本発明の第4実施形態に係る半導体装置を示す拡大図である。
[図22] 図22は、図9に対応する領域の拡大図であって、本発明の第5実施形態に係る半導体装置を示す拡大図である。
[図23] 図23は、図9に対応する領域の拡大図であって、本発明の第6実施形態に係る半導体装置を示す拡大図である。
[図24] 図24は、図9に対応する領域の拡大図であって、本発明の第7実施形態に係る半導体装置を示す拡大図である。
[図25] 図25は、図6に対応する領域の断面図であって、本発明の第8実施形態に係る半導体装置を示す断面図である。
[図26] 図26は、図6に対応する領域の断面図であって、本発明の第9実施形態に係る半導体装置を示す断面図である。

発明を実施するための形態

[0013]
 図1は、本発明の第1実施形態に係る半導体装置1を示す回路図である。半導体装置1は、コモンソースドレイン型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)2を含む。MISFET2は、ベースB、ゲートG、第1ソースドレインSD1および第2ソースドレインSD2を含む。第1ソースドレインSD1および第2ソースドレインSD2は、ソースおよびドレインを一体的にそれぞれ含む。
[0014]
 ベースBには、基準電圧(たとえばグランド電圧)が印加される。ゲートGには、ベースBを基準としたゲート電圧VGが印加される。第1ソースドレインSD1および第2ソースドレインSD2の間を流れる電流Iの導通および遮断は、ゲートGによって制御される。
[0015]
 半導体装置1は、逆バイアス接続されたダイオード対を有する直列回路3をさらに含む。直列回路3は、第1ソースドレインSD1および第2ソースドレインSD2に接続されている。直列回路3は、MISFET2のオフ状態において第1ソースドレインSD1および第2ソースドレインSD2の間を流れる電流Iを規制(遮断)する。
[0016]
 ダイオード対は、具体的には、第1ボディダイオード4および第2ボディダイオード5を含む。第1ボディダイオード4および第2ボディダイオード5は、アノードおよびカソードをそれぞれ含む。第1ボディダイオード4のアノードは、ベースBに接続されている。第1ボディダイオード4のカソードは、第1ソースドレインSD1に接続されている。第2ボディダイオード5のアノードは、ベースBに接続されている。第2ボディダイオード5のカソードは、第2ソースドレインSD2に接続されている。
[0017]
 半導体装置1は、4端子デバイスであり、ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9を含む。ベース端子6は、ベースBに接続されている。ゲート端子7は、ゲートGに接続されている。第1ソースドレイン端子8は、第1ソースドレインSD1に接続されている。第2ソースドレイン端子9は、第2ソースドレインSD2に接続されている。
[0018]
 MISFET2は、第1ソースドレイン端子8および第2ソースドレイン端子9の双方向に電流Iを流すことができる双方向デバイスである。第1ソースドレイン端子8が高電圧側(入力側)に接続される場合、第2ソースドレイン端子9は低電圧側(出力側)に接続される。一方、第1ソースドレイン端子8が低電圧側(出力側)に接続される場合、第2ソースドレイン端子9は高電圧側(入力側)に接続される。
[0019]
 ゲート閾値電圧Vth以上のゲート電圧VG(Vth≦VG)がゲート端子7に印加された場合、第1ソースドレイン端子8および第2ソースドレイン端子9の間に電流Iが流れる。これにより、MISFET2がオン状態となる。一方、ゲート閾値電圧Vth未満のゲート電圧VG(VG<Vth)がゲート端子7に印加された場合、第1ソースドレイン端子8および第2ソースドレイン端子9の間に電流Iは流れない。これにより、MISFET2がオフ状態となる。
[0020]
 半導体装置1によれば、コモンソースドレイン型ではない2つのMISFETのドレイン同士が接続された回路が有する機能を、1つのMISFET2によって実現できる。したがって、半導体装置1によれば、電流経路の短縮によって低オン抵抗化を図ることができる。以下、半導体装置1の具体的な構造について説明する。
[0021]
 図2は、図1に示す半導体装置1の斜視図である。図3は、図2に示す半導体装置1の平面図である。以下では、半導体装置1が、ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなる例について説明する。
[0022]
 図2および図3を参照して、半導体装置1は、直方体形状のデバイス本体11を含む。デバイス本体11は、一方側の第1面12、他方側の第2面13、ならびに、第1面12および第2面13を接続する側面14A,14B,14C,14Dを含む。側面14A~14Dは、具体的には、第1側面14A、第2側面14B、第3側面14Cおよび第4側面14Dを含む。
[0023]
 第1面12および第2面13は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。第1面12は、接続対象物に接続される際に当該接続対象物に対向する接続面(実装面)である。第2面13は、接続面の反対側の非接続面(非実装面)である。接続対象物には、実装基板(たとえばPCB)、電子部品、半導体パッケージのリードフレーム等が含まれてもよい。
[0024]
 第1側面14Aおよび第2側面14Bは、平面視において第1方向Xに延び、第1方向Xに交差する第2方向Yに対向している。第2方向Yは、具体的には、第1方向Xに直交している。第3側面14Cおよび第4側面14Dは、平面視において第2方向Yに延び、第1方向Xに対向している。側面14A~14Dは、それぞれ法線方向Zに平面的に延びている。側面14A~14Dは、研削痕を有する研削面であってもよい。
[0025]
 デバイス本体11の第1方向Xの幅は、1mm以上5mmであってもよい。デバイス本体11の第1方向Xの幅は、この形態(this embodiment)では、2mm程度である。デバイス本体11の第2方向Yの幅は、1mm以上5mmであってもよい。デバイス本体11の第2方向Yの幅は、この形態では、2mm程度である。
[0026]
 デバイス本体11は、具体的には、半導体層20(半導体チップ)および配線構造21を含む積層構造を有している。半導体層20は、デバイス本体11の第2面13および側面14A~14Dの一部を形成している。配線構造21は、デバイス本体11の第1面12および側面14A~14Dの一部を形成している。
[0027]
 半導体層20は、この形態では、シリコンからなる。半導体層20は、直方体形状に形成されている。半導体層20は、一方側の第1主面22、他方側の第2主面23、ならびに、第1主面22および第2主面23を接続する側面24A,24B,24C,24Dを含む。側面24A~24Dは、具体的には、第1側面24A、第2側面24B、第3側面24Cおよび第4側面24Dを含む。
[0028]
 第1主面22および第2主面23は、平面視において四角形状に形成されている。第1主面22は、研削面であってもよい。第2主面23は、デバイス本体11の第2面13を形成している。側面24A~24Dは、デバイス本体11の側面14A~14Dの一部をそれぞれ形成している。
[0029]
 配線構造21は、第1主面22の上に形成されている。配線構造21は、主面32および側面34A,34B,34C,34Dを含む。側面34A~34Dは、具体的には、第1側面34A、第2側面34B、第3側面34Cおよび第4側面34Dを含む。
[0030]
 主面32は、平面視において四角形状に形成されている。主面32は、デバイス本体11の第1面12を形成している。側面34A~34Dは、デバイス本体11の側面14A~14Dの一部を形成している。側面34A~34Dは、主面32の周縁から半導体層20に向けて延び、半導体層20の側面24A~24Dに連なっている。側面34A~34Dは、具体的には、半導体層20の側面24A~24Dに対して面一に形成されている。
[0031]
 半導体装置1は、配線構造21の主面32に形成された複数の外部端子を有している。複数の外部端子は、接続対象物に外部接続される端子電極である。複数の外部端子は、ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9を含む。複数の外部端子は、この形態では、1つのベース端子6、1つのゲート端子7、複数の第1ソースドレイン端子8および複数の第2ソースドレイン端子9を含む。ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9は、それぞれ電気的に独立している。
[0032]
 複数の外部端子は、この形態では、第1方向Xおよび第2方向Yに間隔を空けて5行5列の行列状のパターンで配列されている。具体的には、ベース端子6は、第3行目の第1列目に配置されている。ゲート端子7は、第3行目の第5列目に配置されている。ゲート端子7は、第2方向Yにベース端子6と対向している。複数の第1ソースドレイン端子8は、第1行目の第1列目~第5列目および第4行目の第1列目~第5列目に配置されている。複数の第2ソースドレイン端子9は、第2行目の第1列目~第5列目および第5行目の第1列目~第5列目に配置されている。
[0033]
 第2行目に配置された複数の第2ソースドレイン端子9は、第1方向Xに第1行目に配置された複数の第1ソースドレイン端子8と1対1対応の関係で対向している。第5行目に配置された複数の第2ソースドレイン端子9は、第1方向Xに第4行目に複数に配置された複数の第1ソースドレイン端子8と1対1対応の関係で対向している。
[0034]
 この形態では、第3行目の第2列目、第3列目および第4列目に、スペースがそれぞれ設けられている。各スペースには、ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9のいずれか1つが配置されていてもよい。各スペースには、電気的に開放された開放端子が配置されていてもよい。
[0035]
 ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9の個数および配列は任意であり、図2および図3に示される個数および配列に限定されない。
[0036]
 図4は、半導体層20の第1主面22の構造を示す平面図である。図5は、図4に示すデバイス領域41の一部の領域の拡大平面図である。図6は、図5に示すVI-VI線に沿う断面図であって、第1形態例に係るドリフト領域85を含む形態を示す断面図である。図7は、図5に示すVII-VII線に沿う断面図である。図8は、図5に示すVIII-VIII線に沿う断面図である。図9は、図6に示す領域IXの拡大図である。
[0037]
 図4を参照して、半導体層20は、デバイス領域41および外側領域42を含む。デバイス領域41は、アクティブ領域と称されてもよい。デバイス領域41は、MISFET2が形成された領域である。デバイス領域41は、平面視において半導体層20の側面24A~24Dから内方に間隔を空けて形成されている。
[0038]
 デバイス領域41は、この形態では、平面視において側面24A~24Dに平行な4辺を有する四角形状に形成されている。デバイス領域41の平面形状は任意であり、四角形状に限定されない。外側領域42は、デバイス領域41の外側の領域である。外側領域42は、平面視においてデバイス領域41の周縁に沿って帯状に延びている。外側領域42は、具体的には、平面視においてデバイス領域41を取り囲む無端状(この形態では四角環状)に形成されている。
[0039]
 図5~図9を参照して、半導体装置1は、半導体層20に形成されたp型のベース領域50を含む。ベース領域50は、MISFET2のベースBを形成する(図1参照)。ベース領域50は、この形態では、半導体層20の全域に形成されている。ベース領域50は、第1主面22側のp型不純物濃度が第2主面23側のp型不純物濃度未満となる濃度勾配を有している。
[0040]
 ベース領域50は、具体的には、p 型の低濃度ベース領域51およびp 型の高濃度ベース領域52を含む。低濃度ベース領域51は、第1主面22側の領域に形成され、第1主面22および側面24A~24Dから露出している。低濃度ベース領域51のp型不純物濃度は、5×10 14cm -3以上5×10 16cm -3以下であってもよい。低濃度ベース領域51のp型不純物濃度は、この形態では、8×10 15cm -3程度である。低濃度ベース領域51は、p型不純物の一例としてのホウ素を含んでいてもよい。
[0041]
 低濃度ベース領域51は、2μm以上10μm以下の厚さTB1を有していてもよい。厚さTB1は、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。厚さTB1は、2μm以上5μm以下であることが好ましい。
[0042]
 高濃度ベース領域52は、低濃度ベース領域51のp型不純物濃度を超えるp型不純物濃度を有している。高濃度ベース領域52は、低濃度ベース領域51に対して第2主面23側の領域に形成され、第2主面23および側面24A~24Dから露出している。低濃度ベース領域51および高濃度ベース領域52の境界は、第1主面22に対して平行に延びている。
[0043]
 高濃度ベース領域52のp型不純物濃度は、5×10 18cm -3以上5×10 20cm -3以下であってもよい。高濃度ベース領域52のp型不純物濃度は、この形態では、2×10 19cm -3程度である。高濃度ベース領域52は、p型不純物の一例としてのホウ素を含んでいてもよい。
[0044]
 高濃度ベース領域52は、低濃度ベース領域51の厚さTB1を超える厚さTB2(TB1<TB2)を有している。厚さTB2は、50μm以上500μm以下であってもよい。厚さTB2は、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上350μm以下、350μm以上400μm以下、400μm以上450μm以下、または、450μm以上500μm以下であってもよい。
[0045]
 低濃度ベース領域51は、この形態では、p 型のエピタキシャル層によって形成されている。ベース領域50(低濃度ベース領域51)は、外側領域42から露出している。高濃度ベース領域52は、この形態では、p 型の半導体基板によって形成されている。
[0046]
 図5~図9を参照して、半導体装置1は、デバイス領域41に形成されたトレンチゲート構造53を含む。図5では、トレンチゲート構造53がハッチングによって示されている。この形態では、複数のトレンチゲート構造53がデバイス領域41に形成されている。複数のトレンチゲート構造53は、平面視において第1方向Xに延びる帯状にそれぞれ形成され、第2方向Yに間隔を空けて形成されている。複数のトレンチゲート構造53は、平面視において全体として第1方向Xに延びるストライプ状に形成されている。
[0047]
 複数のトレンチゲート構造53は、0.01μm以上5μm以下のピッチPTで形成されていてもよい。ピッチPTは、隣り合う2つのトレンチゲート構造53の間の距離によって定義される。ピッチPTは、0.01μm以上0.1μm以下、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。
[0048]
 複数のトレンチゲート構造53は、第1コンタクト部54、第2コンタクト部55およびデバイス部56をそれぞれ含む。第1コンタクト部54は、平面視において外側領域42に位置し、ゲートトレンチ61の長手方向一方側の端部によって形成されている。第2コンタクト部55は、平面視において外側領域42に位置し、ゲートトレンチ61の長手方向他方側の端部によって形成されている。デバイス部56は、デバイス領域41に位置し、平面視において第1コンタクト部54および第2コンタクト部55の間の領域を帯状に延びている。
[0049]
 複数のトレンチゲート構造53は、ゲートトレンチ61、ゲート絶縁層62およびゲート電極63をそれぞれ含む。ゲートトレンチ61は、第1主面22に形成されている。ゲートトレンチ61は、断面視において一方側の第1側壁64、他方側の第2側壁65、ならびに、第1側壁64および第2側壁65を接続する底壁66を有している。
[0050]
 以下では、第1側壁64、第2側壁65および底壁66を纏めて「内壁」ということがある。また、トレンチゲート構造53の第1コンタクト部54、第2コンタクト部55およびデバイス部56は、ゲートトレンチ61の第1コンタクト部54、第2コンタクト部55およびデバイス部56でもある。
[0051]
 第1側壁64、第2側壁65および底壁66は、低濃度ベース領域51内に位置している。第1側壁64および第2側壁65は、法線方向Zに延びている。底壁66は、第1主面22に対して平行に延びている。第1側壁64および底壁66を接続する第1角部67は、湾曲状に形成されている。第2側壁65および底壁66を接続する第2角部68は、湾曲状に形成されている。底壁66は、全体として第2主面23に向かう湾曲状に形成されていてもよい。
[0052]
 ゲートトレンチ61の深さDTは、0.5μm以上2μm以下であってもよい。深さDTは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
[0053]
 ゲートトレンチ61の開口幅WOは、0.1μm以上0.5μm以下であってもよい。開口幅WOは、ゲートトレンチ61が延びる方向(第1方向X)に直交する方向(第2方向Y)の幅である。開口幅WOは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。開口幅WOは、0.2μm以上0.3μm以下であることが好ましい。
[0054]
 ゲートトレンチ61の開口幅WOは、ゲートトレンチ61の深さDT以下であることが好ましい。アスペクト比DT/WOは、1以上20以下であってもよい。アスペクト比DT/WOは、開口幅WOに対する深さDTの比である。アスペクト比DT/WOは、1以上2以下、2以上3以下、3以上4以下、4以上5以下、5以上6以下、6以上7以下、7以上8以下、8以上10以下、10以上12以下、12以上14以下、14以上16以下、16以上18以下、または、18以上20以下であってもよい。アスペクト比DT/WOは、2以上5以下であることが好ましい。
[0055]
 ゲートトレンチ61の底壁66の幅WBは、0.1μm以上0.5μm以下であってもよい。底壁66の幅WBは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。幅WBは、0.1μm以上0.3μm以下であることが好ましい。
[0056]
 半導体層20内において第1側壁64が第1主面22との間で成す角度の絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。半導体層20内において第2側壁65が第1主面22との間で成す角度の絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。ゲートトレンチ61は、断面視において第1主面22側から底壁66側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第1側壁64および第2側壁65は、第1主面22に対して垂直に形成されていてもよい。
[0057]
 ゲート絶縁層62は、ゲートトレンチ61の内壁に膜状に形成されている。ゲート絶縁層62は、ゲートトレンチ61の内壁の全域に形成されている。ゲート絶縁層62は、ゲートトレンチ61内においてリセス空間を区画している。ゲート絶縁層62は、第1主面22から露出する露出部を含む。ゲート絶縁層62の露出部は、第1主面22に対して面一に形成されていてもよい。ゲート絶縁層62の露出部は、研削面であってもよい。
[0058]
 ゲートトレンチ61の内壁の法線方向に関して、ゲート絶縁層62の厚さは、100nm以上1000nm以下であってもよい。ゲート絶縁層62の厚さは、100nm以上250nm以下、250nm以上500nm以下、500nm以上750nm以下、または、750nm以上1000nm以下であってもよい。
[0059]
 ゲート絶縁層62は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。ゲート絶縁層62は、酸化シリコンからなることが好ましい。
[0060]
 ゲート電極63は、ゲート絶縁層62を挟んでゲートトレンチ61に埋設されている。ゲート電極63は、具体的には、ゲートトレンチ61内においてゲート絶縁層62によって区画されたリセス空間に埋設されている。ゲート電極63は、ゲートトレンチ61のデバイス部56に埋設されている。
[0061]
 ゲート電極63は、開口側の上端部および底壁66側の下端部を含む。ゲート電極63の上端部は、第1主面22に対して底壁66側に位置している。ゲート電極63の上端部は、この形態では、ゲートトレンチ61の深さ方向中間部に対して底壁66側に位置している。これにより、ゲートトレンチ61内には、ゲート電極63の上端部、第1側壁64および第2側壁65によってリセス空間が区画されている。ゲート電極63は、この形態では、デバイス部56から第1コンタクト部54に引き出された部分、および、第2コンタクト部55に引き出された部分を含む。
[0062]
 ゲートトレンチ61の深さ方向に関して、ゲート電極63の厚さTGは、0.1μm以上0.5μm以下であってもよい。ゲート電極63の厚さTGは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。
[0063]
 ゲート電極63は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。ゲート電極63は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、p型ポリシリコンまたはn型ポリシリコンであってもよい。導電性ポリシリコンは、n型ポリシリコンであることが好ましい。
[0064]
 トレンチゲート構造53は、ゲートトレンチ61内においてゲート電極63の上端部の上に埋設された埋設絶縁体69をさらに含む。埋設絶縁体69は、具体的には、ゲートトレンチ61内においてゲート電極63の上端部、第1側壁64および第2側壁65によって区画されたリセス空間に埋設されている。埋設絶縁体69は、ゲート絶縁層62を挟んでゲートトレンチ61に埋設されている。
[0065]
 埋設絶縁体69は、ゲートトレンチ61のデバイス部56に埋設されている。埋設絶縁体69は、ゲート電極63の上端部の全域を被覆している。埋設絶縁体69は、この形態では、デバイス部56から第1コンタクト部54および第2コンタクト部55に引き出された部分を含む。埋設絶縁体69は、開口側の上端部および底壁66側の下端部を含む。埋設絶縁体69の上端部は、第1主面22に対して面一に形成されている。埋設絶縁体69の上端部は、研削面であってもよい。埋設絶縁体69の下端部は、ゲート電極63の上端部に接している。
[0066]
 トレンチゲート構造53は、ゲート絶縁層62を挟んでゲートトレンチ61に埋設されたゲートコンタクト電極70をさらに含む。この形態では、複数のゲートコンタクト電極70が形成されている。複数のゲートコンタクト電極70は、ゲートトレンチ61の第1コンタクト部54および第2コンタクト部55にそれぞれ埋設されている。複数のゲートコンタクト電極70は、具体的には、第1コンタクト部54および第2コンタクト部55内においてゲート絶縁層62によって区画されたリセス空間にそれぞれ埋設されている。
[0067]
 各ゲートコンタクト電極70は、開口側の上端部および底壁66側の下端部を含む。各ゲートコンタクト電極70の上端部は、ゲート電極63の上端部に対して第1主面22側に位置している。各ゲートコンタクト電極70の上端部は、埋設絶縁体69の上端部に対して面一に形成されている。各ゲートコンタクト電極70の上端部は、第1主面22に対して面一に形成されている。各ゲートコンタクト電極70の上端部は、研削面であってもよい。各ゲートコンタクト電極70の下端部は、ゲートトレンチ61(第1コンタクト部54および第2コンタクト部55)内においてゲート電極63に電気的に接続されている。
[0068]
 ゲートコンタクト電極70は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。ゲート電極63は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、p型ポリシリコンまたはn型ポリシリコンであってもよい。導電性ポリシリコンは、n型ポリシリコンであることが好ましい。ゲートコンタクト電極70は、ゲート電極63と同一材料を含むことが特に好ましい。
[0069]
 複数のゲートコンタクト電極70は、この形態では、ゲート電極63と同一材料を含み、ゲート電極63と一体的に形成されている。つまり、複数のゲートコンタクト電極70は、ゲート電極63の引き出し部としてそれぞれ形成され、デバイス部56から第1コンタクト部54および第2コンタクト部55にそれぞれ引き出されている。
[0070]
 図5および図8を参照して、半導体装置1は、外側領域42に形成されたトレンチコンタクト構造71をさらに含む。図5では、トレンチコンタクト構造71がハッチングによって示されている。この形態では、複数(この形態では2個)のトレンチコンタクト構造71が外側領域42に形成されている。複数のトレンチコンタクト構造71は、一方側の第1トレンチコンタクト72および他方側の第2トレンチコンタクト構造73を含む。
[0071]
 第1トレンチコンタクト72は、外側領域42において複数のトレンチゲート構造53の一端部(第1コンタクト部54)側の領域に形成されている。第1トレンチコンタクト72は、複数のトレンチゲート構造53が延びる方向(第1方向X)に交差する方向(第2方向Y)に帯状に延びている。第1トレンチコンタクト72は、複数のトレンチゲート構造53の一端部に接続されている。
[0072]
 第2トレンチコンタクト構造73は、外側領域42において複数のトレンチゲート構造53の他端部(第2コンタクト部55)側の領域に形成されている。第2トレンチコンタクト構造73は、複数のトレンチゲート構造53が延びる方向(第1方向X)に交差する方向(第2方向Y)に帯状に延びている。第2トレンチコンタクト構造73は、複数のトレンチゲート構造53の他端部に接続されている。
[0073]
 第2トレンチコンタクト構造73は、第1トレンチコンタクト72と同様の構造を有している。以下では、第1トレンチコンタクト72を例にとって説明する。第2トレンチコンタクト構造73において第1トレンチコンタクト72に対応する構造については、同一の参照符号を付して、説明を省略する。
[0074]
 第1トレンチコンタクト72は、コンタクトトレンチ74、コンタクト絶縁層75およびコンタクト電極76を含む。コンタクトトレンチ74は、第1主面22に形成されている。コンタクトトレンチ74は、断面視において一方側の第1側壁77、他方側の第2側壁78、ならびに、第1側壁77および第2側壁78を接続する底壁79を含む。第1側壁77は、トレンチゲート構造53に接続された接続壁である。以下では、第1側壁77、第2側壁78および底壁79を纏めて「内壁」ということがある。
[0075]
 第1側壁77、第2側壁78および底壁79は、低濃度ベース領域51内に位置している。第1側壁77および第2側壁78は、法線方向Zに延びている。底壁66は、第1主面22に対して平行に延びている。第1側壁77および底壁79を接続する第1角部80(図8の破線部参照)は、湾曲状に形成されている。第2側壁78および底壁79を接続する第2角部81は、湾曲状に形成されている。底壁79は、全体として第2主面23に向かう湾曲状に形成されていてもよい。
[0076]
 コンタクトトレンチ74の深さDCTは、0.5μm以上2μm以下であってもよい。深さDCTは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。深さDCTは、ゲートトレンチ61の深さDTと等しいことが好ましい。
[0077]
 コンタクトトレンチ74の開口幅WCOは、0.1μm以上0.5μm以下であってもよい。開口幅WCOは、コンタクトトレンチ74が延びる方向(第2方向Y)に直交する方向(第1方向X)の幅である。開口幅WCOは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。開口幅WCOは、0.2μm以上0.3μm以下であることが好ましい。開口幅WCOは、ゲートトレンチ61の開口幅WOと等しいことが好ましい。
[0078]
 コンタクトトレンチ74の開口幅WCOは、コンタクトトレンチ74の深さDCT以下であることが好ましい。アスペクト比DCT/WCOは、1以上20以下であってもよい。アスペクト比DCT/WCOは、開口幅WCOに対する深さDCTの比である。アスペクト比DCT/WCOは、1以上2以下、2以上3以下、3以上4以下、4以上5以下、5以上6以下、6以上7以下、7以上8以下、8以上10以下、10以上12以下、12以上14以下、14以上16以下、16以上18以下、または、18以上20以下であってもよい。アスペクト比DCT/WCOは、2以上5以下であることが好ましい。
[0079]
 底壁79の幅WCBは、0.1μm以上0.5μm以下であってもよい。幅WCBは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。幅WCBは、0.1μm以上0.3μm以下であることが好ましい。幅WCBは、ゲートトレンチ61の底壁66の幅WBと等しいことが好ましい。
[0080]
 半導体層20内において第1側壁77が第1主面22との間で成す角度の絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。半導体層20内において第2側壁78が第1主面22との間で成す角度の絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。コンタクトトレンチ74は、断面視において第1主面22側から底壁79側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第1側壁77および第2側壁78は、第1主面22に対して垂直に形成されていてもよい。
[0081]
 コンタクトトレンチ74の第1側壁77は、ゲートトレンチ61の第1側壁64および第2側壁65に連通している。コンタクトトレンチ74は、ゲートトレンチ61との間で1つのトレンチを形成している。この形態では、複数のコンタクトトレンチ74は、平面視において複数のゲートトレンチ61との間で1つの梯子状のトレンチを形成している。
[0082]
 コンタクト絶縁層75は、コンタクトトレンチ74の内壁に沿って膜状に形成されている。コンタクト絶縁層75は、コンタクトトレンチ74内においてリセス空間を区画している。コンタクト絶縁層75は、ゲートトレンチ61およびコンタクトトレンチ74の間の連通部においてゲート絶縁層62に接続されている。コンタクト絶縁層75は、第1主面22から露出する露出部を含む。コンタクト絶縁層75の露出部は、第1主面22に対して面一に形成されている。コンタクト絶縁層75の露出部は、研削面であってもよい。
[0083]
 コンタクトトレンチ74の内壁の法線方向に関して、コンタクト絶縁層75の厚さは、100nm以上1000nm以下であってもよい。コンタクト絶縁層75の厚さは、100nm以上250nm以下、250nm以上500nm以下、500nm以上750nm以下、または、750nm以上1000nm以下であってもよい。コンタクト絶縁層75の厚さは、ゲート絶縁層62の厚さと等しいことが好ましい。コンタクト絶縁層75の厚さがゲート絶縁層62の厚さと等しいとは、コンタクト絶縁層75およびゲート絶縁層62が一様な厚さで形成されていることを意味する。
[0084]
 コンタクト絶縁層75は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。コンタクト絶縁層75は、酸化シリコンからなることが好ましい。コンタクト絶縁層75は、ゲート絶縁層62と同一の材料からなることが好ましい。
[0085]
 コンタクト電極76は、コンタクト絶縁層75を挟んでコンタクトトレンチ74に埋め込まれている。コンタクト電極76は、具体的には、コンタクトトレンチ74内においてコンタクト絶縁層75によって区画されたリセス空間に埋設されている。コンタクト電極76は、ゲートトレンチ61およびコンタクトトレンチ74の間の連通部においてゲートコンタクト電極70に接続されている。これにより、コンタクト電極76は、ゲートコンタクト電極70を介してゲート電極63に電気的に接続されている。
[0086]
 コンタクト電極76は、開口側の上端部および底壁66側の下端部を含む。コンタクト電極76の上端部は、ゲートコンタクト電極70の上端部に対して面一に形成されている。コンタクト電極76の上端部は、第1主面22に対して面一に形成されている。コンタクト電極76の上端部は、研削面であってもよい。
[0087]
 コンタクト電極76は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。コンタクト電極76は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、p型ポリシリコンまたはn型ポリシリコンであってもよい。導電性ポリシリコンは、n型ポリシリコンであることが好ましい。コンタクト電極76は、ゲート電極63と同一材料を含むことが好ましい。
[0088]
 図5~図9を参照して、半導体装置1は、半導体層20の第1主面22の表層部に形成されたn型の複数のドリフト領域85を含む。複数のドリフト領域85のn型不純物濃度は、5×10 15cm -3以上5×10 16cm -3以下であってもよい。複数のドリフト領域85のn型不純物濃度は、この形態では、8×10 15cm -3程度である。複数のドリフト領域85は、拡散係数が比較的大きいn型不純物を含むことが好ましい。複数のドリフト領域85は、拡散係数が比較的大きいn型不純物の一例としてのリンを含むことが好ましい。
[0089]
 複数のドリフト領域85は、第1主面22の表層部において低濃度ベース領域51に形成されている。複数のドリフト領域85は、複数のゲートトレンチ61の第1側壁64側の領域および第2側壁65側の領域にそれぞれ形成され、ゲートトレンチ61を挟んで互いに対向している。複数のドリフト領域85は、平面視においてゲートトレンチ61が延びる方向(第1方向X)に延びる帯状にそれぞれ形成されている。
[0090]
 複数のドリフト領域85は、複数のゲートトレンチ61のデバイス部56を被覆し、複数のゲートトレンチ61の第1コンタクト部54および第2コンタクト部55を露出させている。複数のドリフト領域85およびゲートトレンチ61のデバイス部56によってデバイス領域41が画定されている。
[0091]
 複数のドリフト領域85は、複数のゲートトレンチ61の底壁66に対して第1主面22側に形成されている。つまり、複数のドリフト領域85は、複数のゲートトレンチ61の底壁66を露出させている。
[0092]
 複数のドリフト領域85は、具体的には、ゲート電極63の下端部に対して第1主面22側の領域に形成されている。複数のドリフト領域85は、複数のゲートトレンチ61の第1側壁64の一部、第2側壁65の一部および底壁66を露出させている。複数のドリフト領域85は、ゲート絶縁層62を挟んでゲート電極63および埋設絶縁体69に対向している。
[0093]
 複数のドリフト領域85は、複数のゲートトレンチ61によって第1ソースドレインSD1用の第1ドリフト領域86、および、第2ソースドレインSD2用の第2ドリフト領域87に電気的に分断されている。第1ドリフト領域86および第2ドリフト領域87は、1つのゲートトレンチ61を挟む態様で第2方向Yに交互に形成されている。
[0094]
 複数のドリフト領域85は、この形態では、ゲートコンタクト電極70から間隔を空けて形成されている。つまり、複数のドリフト領域85は、ゲート絶縁層62を挟んでゲートコンタクト電極70に対向していない。ゲートコンタクト電極70は、ゲート絶縁層62を挟んで低濃度ベース領域51に対向している。これにより、外側領域42における漏れ電流(つまりゲートコンタクト電極70に起因する漏れ電流)を抑制できる。
[0095]
 図9を参照して、複数のドリフト領域85は、接続領域88および内方領域89をそれぞれ含む。接続領域88は、ゲートトレンチ61の底壁66に対して第1主面22側の領域でゲートトレンチ61に接続されている。接続領域88は、具体的には、ゲート電極63の下端部に対して第1主面22側の領域でゲートトレンチ61に接続されている。接続領域88の底部は、半導体層20の厚さ方向に関してゲート電極63の上端部および下端部の間の領域に位置している。
[0096]
 内方領域89は、ゲートトレンチ61の側方に位置し、接続領域88に対してゲートトレンチ61の底壁66側の領域に位置している。内方領域89の底部は、この形態では、半導体層20の厚さ方向に関してゲートトレンチ61の底壁66よりも下方の領域(第2主面23側の領域)に位置している。
[0097]
 各ドリフト領域85の厚さTDは、ゲートトレンチ61の底壁66を露出させるという条件下において、0.4μm以上2μm以下であってもよい。厚さTDは、第1主面22およびドリフト領域85の最深部の間の距離によって定義される。厚さTDは、0.4μm以上0.6μm以下、0.6μm以上0.8μm以下、0.8μm以上1μm以下、1μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2μm以下であってもよい。
[0098]
 ゲートトレンチ61の突出長LPは、0.01μm以上0.1μm以下であってもよい。突出長LPは、半導体層20の厚さ方向に関して、ゲートトレンチ61において複数のドリフト領域85から露出する部分の長さである。突出長LPは、0.01μm以上0.02μm以下、0.02μm以上0.04μm以下、0.04μm以上0.06μm以下、0.06μm以上0.08μm以下、または、0.08μm以上0.1μm以下であってもよい。突出長LPは、0.02μm以上0.06μm以下であることが好ましい。
[0099]
 複数のドリフト領域85は、低濃度ベース領域51との間でpn接合部をそれぞれ形成している。pn接合部からは空乏層(図9の二点鎖線参照)が拡がる。pn接合部により、MISFET2の第1ボディダイオード4および第2ボディダイオード5が形成されている(図1参照)。第1ボディダイオード4および第2ボディダイオード5は、MISFET2の直列回路3を形成している(図1参照)。
[0100]
 第1ボディダイオード4は、第1ドリフト領域86および低濃度ベース領域51の間のpn接合部を含む。第1ボディダイオード4は、アノードとしての低濃度ベース領域51およびカソードとしての第1ドリフト領域86を含む。第2ボディダイオード5は、第2ドリフト領域87および低濃度ベース領域51の間のpn接合部を含む。第2ボディダイオード5は、アノードとしての低濃度ベース領域51およびカソードとしての第2ドリフト領域87を含む。第2ボディダイオード5は、低濃度ベース領域51を介して第1ボディダイオード4に逆バイアス接続されている。
[0101]
 複数のドリフト領域85は、図10A~図10Cに示される形態を有していてもよい。
[0102]
 図10Aは、図9に対応する領域の拡大図であって、第2形態例に係るドリフト領域85を示す拡大図である。以下では、複数のドリフト領域85以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
[0103]
 図10Aを参照して、複数のドリフト領域85は、接続領域88および内方領域89をそれぞれ含む。接続領域88は、ゲートトレンチ61の底壁66(ゲート電極63の下端部)に対して第1主面22側の領域でゲートトレンチ61に接続されている。接続領域88の底部は、ゲート電極63の上端部および下端部の間の領域に位置している。
[0104]
 内方領域89は、ゲートトレンチ61の側方に位置し、接続領域88に対してゲートトレンチ61の底壁66側の領域に位置している。内方領域89の底部は、この形態では、ゲートトレンチ61の底壁66に対して第1主面22側の領域に形成されている。内方領域89の底部は、半導体層20の厚さ方向に関してゲートトレンチ61の底壁66および接続領域88の底部の間の領域に位置していてもよい。
[0105]
 図10Bは、図9に対応する領域の拡大図であって、第3形態例に係るドリフト領域85を示す拡大図である。以下では、複数のドリフト領域85以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
[0106]
 図10Bを参照して、複数のドリフト領域85は、接続領域88および内方領域89をそれぞれ含む。接続領域88は、ゲートトレンチ61の底壁66(ゲート電極63の下端部)に対して第1主面22側の領域でゲートトレンチ61に接続されている。接続領域88の底部は、ゲート電極63の上端部および下端部の間の領域に位置している。
[0107]
 内方領域89は、ゲートトレンチ61の側方に位置し、接続領域88の底部に対して第1主面22側の領域に形成されている。内方領域89の底部は、半導体層20の厚さ方向に関して、第1主面22および接続領域88の底部の間の領域に位置している。内方領域89の底部は、半導体層20の厚さ方向に関して、第1主面22およびゲート電極63の上端部の間の領域に位置していてもよい。内方領域89の底部は、半導体層20の厚さ方向に関して、ゲート電極63の上端部および接続領域88の底部の間の領域に位置していてもよい。
[0108]
 図10Cは、図9に対応する領域の拡大図であって、第4形態例に係るドリフト領域85を示す拡大図である。以下では、複数のドリフト領域85以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
[0109]
 図10Cを参照して、複数のドリフト領域85は、接続領域88および内方領域89をそれぞれ含む。接続領域88および内方領域89は、この形態では、一様な深さでそれぞれ形成されている。つまり、複数のドリフト領域85は、一様な深さでそれぞれ形成されている。複数のドリフト領域85の底部は、半導体層20の厚さ方向に関してゲート電極63の上端部および下端部の間の領域に位置している。
[0110]
 図6~図9を再度参照して、半導体装置1は、複数のドリフト領域85の表層部にそれぞれ形成されたn 型の複数のソースドレイン領域90をさらに含む。複数のソースドレイン領域90は、ソース領域およびドレイン領域が一体となった領域である。複数のソースドレイン領域90は、複数のドリフト領域85のn型不純物濃度を超えるn型不純物濃度を有している。複数のソースドレイン領域90のn型不純物濃度は、5×10 18cm -3以上5×10 20cm -3以下であってもよい。複数のソースドレイン領域90のn型不純物濃度は、この形態では、5×10 19cm -3程度である。
[0111]
 複数のソースドレイン領域90は、ドリフト領域85のn型不純物とは異なるn型不純物を含む。複数のソースドレイン領域90は、具体的には、ドリフト領域85のn型不純物の拡散係数未満の拡散係数を有するn型不純物を含むことが好ましい。複数のソースドレイン領域90は、拡散係数が比較的小さいn型不純物の一例としてのヒ素を含むことが好ましい。
[0112]
 複数のソースドレイン領域90は、第1ソースドレイン領域91および第2ソースドレイン領域92を含む。第1ソースドレイン領域91は、第1ドリフト領域86に形成されている。第2ソースドレイン領域92は、第2ドリフト領域87に形成されている。第1ソースドレイン領域91および第2ソースドレイン領域92は、MISFET2の第1ソースドレインSD1および第2ソースドレインSD2を形成している(図1参照)。
[0113]
 複数のソースドレイン領域90は、平面視においてトレンチゲート構造53が延びる方向(つまり第1方向X)に延びる帯状にそれぞれ形成され、トレンチゲート構造53に交差する方向(つまり第2方向Y)に間隔を空けて形成されている。複数のソースドレイン領域90は、平面視において全体としてストライプ状に形成されている。これにより、複数のソースドレイン領域90は、平面視において1つのトレンチゲート構造53を挟む態様で、複数のトレンチゲート構造53と交互に形成されている。
[0114]
 複数のソースドレイン領域90は、第1主面22に沿う方向に関して、複数のトレンチゲート構造53から間隔ISD1を空けて形成されている。間隔ISD1は、5nm以上1000nm以下であってもよい。間隔ISD1は、5nm以上10nm以下、10nm以上50nm以下、50nm以上100nm以下、100nm以上150nm以下、150nm以上200nm以下、200nm以上300nm以下、300nm以上400nm以下、400nm以上600nm以下、600nm以上800nm以下、または、800nm以上1000nm以下であってもよい。
[0115]
 複数のソースドレイン領域90は、平面視において隣り合う2つのトレンチゲート構造53の間の中央部に形成されていることが好ましい。複数のソースドレイン領域90は、ゲート電極63の上端部に対して第1主面22側の領域に形成されている。具体的には、複数のソースドレイン領域90の底部が、ゲート電極63の上端部に対して第1主面22側の領域に形成されている。
[0116]
 複数のソースドレイン領域90は、半導体層20の厚さ方向に関して、ゲート電極63から間隔を空けて形成されている。複数のソースドレイン領域90は、第1主面22に沿う方向(具体的には第2方向Y)に埋設絶縁体69を挟んで互いに対向している。複数のソースドレイン領域90は、第1主面22に沿う方向(具体的には第2方向Y)に関して、ゲートコンタクト電極70に対向していない。複数のソースドレイン領域90は、第1主面22に沿う方向(具体的には第2方向Y)に関して、埋設絶縁体69のみに対向している。
[0117]
 各ソースドレイン領域90の厚さTSDは、10nm以上150nm以下であってもよい。厚さTSDは、10nm以上25nm以下、25nm以上50nm以下、50nm以上75nm以下、75nm以上100nm以下、100nm以上125nm以下、または、125nm以上150nm以下であってもよい。厚さTSDは、50nm以上100nm以下であることが好ましい。
[0118]
 複数のソースドレイン領域90は、半導体層20の厚さ方向に関して、ゲート電極63の上端部から間隔ISD2を空けて形成されている。間隔ISD2は、0.1μm以上1.5μm以下であってもよい。間隔ISD2は、0.1μm以上0.25μm以下、0.25μm以上0.5μm以下、0.5μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、または、1.25μm以上1.5μm以下であってもよい。間隔ISD2は、0.5μm以上であることが好ましい。
[0119]
 複数のソースドレイン領域90は、第1主面22に沿う方向(具体的には第2方向Y)にゲート電極63から離間している。さらに、複数のソースドレイン領域90は、半導体層20の厚さ方向(法線方向Z)にゲート電極63の上端部から離間している。これにより、ゲート電極63および各ソースドレイン領域90の間の電界強度が緩和され、トレンチゲート構造53(具体的にはゲート電極63)に対する電界集中を抑制できる。その結果、このような電界集中に起因する半導体装置1の耐圧低下を抑制できる。
[0120]
 また、複数のソースドレイン領域90は、第1主面22に沿う方向に埋設絶縁体69に対向している。これにより、トレンチゲート構造53に対する電界集中を適切に緩和できる。また、トレンチゲート構造53の絶縁耐圧を適切に高めることができる。
[0121]
 また、複数のソースドレイン領域90は、比較的小さい拡散係数を有するn型不純物(この形態ではヒ素)を含む。これにより、n型不純物の不所望な拡散を抑制できるから、複数のソースドレイン領域90を所望の領域に適切に形成できる。したがって、複数のソースドレイン領域90を適切にゲート電極63から離間させることができる。その結果、トレンチゲート構造53(具体的にはゲート電極63)に対する不所望な電界集中を適切に抑制できる。
[0122]
 図6~図9を再度参照して、半導体装置1は、半導体層20においてゲートトレンチ61の底壁66に沿う領域に形成されたp 型の高濃度チャネル領域95をさらに含む。高濃度チャネル領域95は、低濃度ベース領域51のp型不純物濃度を超えるp型不純物濃度を有している。高濃度チャネル領域95のp型不純物濃度は、高濃度ベース領域52のp型不純物濃度以下であってもよい。高濃度チャネル領域95のp型不純物濃度は、高濃度ベース領域52のp型不純物濃度未満であってもよい。
[0123]
 高濃度チャネル領域95のp型不純物濃度は、5×10 16cm -3以上5×10 18cm -3以下であってもよい。高濃度チャネル領域95のp型不純物濃度は、この形態では、1×10 17cm -3程度である。高濃度チャネル領域95は、p型不純物としてのホウ素を含んでいてもよい。
[0124]
 高濃度チャネル領域95は、ゲート絶縁層62を挟んでゲート電極63に対向している。高濃度チャネル領域95は、具体的には、複数のドリフト領域85の底部に対して第2主面23側の領域に形成され、ゲート絶縁層62を挟んでゲート電極63の下端部と対向している。高濃度チャネル領域95は、ゲートトレンチ61の底壁66に沿う領域においてMISFET2のチャネルを形成する。
[0125]
 高濃度チャネル領域95は、平面視においてゲートトレンチ61の底壁66に沿って延びる帯状に形成されている。高濃度チャネル領域95は、ゲートトレンチ61の第1角部67および第2角部68を被覆していてもよい。高濃度チャネル領域95は、第1角部67および第2角部68を介して第1側壁64の一部および第2側壁65の一部を被覆していてもよい。
[0126]
 高濃度チャネル領域95の底部は、低濃度ベース領域51の底部に対してゲートトレンチ61の底壁66側に位置している。高濃度チャネル領域95の底部および低濃度ベース領域51の底部の間の間隔ICBは、0.1μm以上2μm以下であってもよい。間隔ICBは、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。間隔ICBは、1μm以上2μm以下であることが好ましい。
[0127]
 高濃度チャネル領域95の厚さTCHは、0μmを超えて0.5μm以下であってもよい。厚さTCHは、ゲートトレンチ61の底壁66および高濃度チャネル領域95の底部の間の距離によって定義される。厚さTCHは、0μmを超えて0.1μm以下、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。厚さTCHは、0.1μm以上0.3μm以下であることが好ましい。
[0128]
 高濃度チャネル領域95は、この形態では、ゲートトレンチ61の底壁66から第1主面22に沿う方向に張り出した膨出部96を含む。ゲートトレンチ61がテーパ形状に形成されている場合、高濃度チャネル領域95の膨出部96は、半導体層20の厚さ方向にゲートトレンチ61の第1側壁64および第2側壁65に対向する。
[0129]
 高濃度チャネル領域95の幅WCHは、ゲートトレンチ61の底壁66の幅WBを超えている(WB<WCH)。幅WCHは、第2方向Yに関して、高濃度チャネル領域95において第1主面22に沿う方向に最も膨出した領域(この形態では膨出部96)の幅によって定義される。幅WCHは、ゲートトレンチ61の開口幅WOを超えていてもよい(WO<WCH)。幅WCHは、0.1μm以上0.5μm以下であってもよい。幅WCHは、0.1μm以上0.2μm以下、0.2μm以上0.3μm以下、0.3μm以上0.4μm以下、または、0.4μm以上0.5μm以下であってもよい。
[0130]
 この形態では、高濃度チャネル領域95が膨出部96を含む例について説明した。しかし、高濃度チャネル領域95は、膨出部96を有さず、ゲートトレンチ61の底壁66に沿う領域にだけ形成されていてもよい。この場合、高濃度チャネル領域95は、ゲートトレンチ61の底壁66に沿う領域に膜状に形成されていてもよい。また、この場合、高濃度チャネル領域95の幅WCHは、ゲートトレンチ61の底壁66の幅WBと等しくてもよい(WCH=WB)。
[0131]
 高濃度チャネル領域95は、この形態では、複数のドリフト領域85から間隔を空けてゲートトレンチ61の底壁66に沿う部分に形成されている。高濃度チャネル領域95の一部の領域(この形態では膨出部96)は、半導体層20の厚さ方向に関して、複数のドリフト領域85と対向している。高濃度チャネル領域95の一部の領域(この形態では膨出部96)は、具体的には、半導体層20の厚さ方向に関して、少なくとも複数のドリフト領域85の接続領域88と対向している。
[0132]
 高濃度チャネル領域95は、MISFET2のチャネルを形成すると同時に、チャネルストッパとしても機能する。高濃度チャネル領域95は、複数のドリフト領域85から広がる空乏層同士が、半導体層20におけるゲートトレンチ61の底壁66に沿う領域で重なることを抑制する。これにより、複数のドリフト領域85のパンチスルーが抑制される。したがって、パンチスルーに起因する半導体装置1の耐圧低下を抑制できる。
[0133]
 図6~図9を参照して、半導体装置1は、半導体層20において複数のドリフト領域85および高濃度チャネル領域95の間の領域に介在するp 型の低濃度チャネル領域97をさらに含む。低濃度チャネル領域97は、ゲートトレンチ61に沿う領域においてドリフト領域85および高濃度チャネル領域95の間の領域に形成されている。低濃度チャネル領域97は、ゲートトレンチ61に沿う領域において高濃度チャネル領域95と共にMISFET2のチャネルを形成する。低濃度チャネル領域97は、この形態では第1側壁64および第2側壁65に沿う領域においてチャネルを形成する。
[0134]
 低濃度チャネル領域97は、高濃度チャネル領域95のp型不純物濃度未満のp型不純物濃度を有している。低濃度チャネル領域97のp型不純物濃度は、5×10 14cm -3以上5×10 16cm -3以下であってもよい。低濃度チャネル領域97のp型不純物濃度は、この形態では8×10 15cm -3程度である。低濃度チャネル領域97は、この形態では、低濃度ベース領域51の一部の領域を利用して形成されている。低濃度チャネル領域97は、高濃度チャネル領域95から拡散したp型不純物を含むことにより、低濃度ベース領域51のp型不純物濃度以上のp型不純物濃度を有していてもよい。
[0135]
 低濃度チャネル領域97は、複数のドリフト領域85から空乏層が拡がることを許容する。これにより、空乏層による耐圧保持効果を得ることができる。すなわち、高濃度チャネル領域95が複数のドリフト領域85から広がる空乏層を制限する一方で、低濃度チャネル領域97は複数のドリフト領域85から広がる空乏層を許容する。これらの組み合わせ構造により、パンチスルーによる耐圧低下の抑制効果および空乏層による耐圧保持効果の両方を同時に実現できる。
[0136]
 図11は、ベース配線101の構造を模式的に示す概略断面図である。図12は、ゲート配線102の構造を模式的に示す概略断面図である。図13は、第1ソースドレイン配線103の構造を模式的に示す概略断面図である。図14は、第2ソースドレイン配線104の構造を模式的に示す概略断面図である。図15は、第1配線層111の構造を示す平面図である。図16は、第2配線層112の構造を示す平面図である。図17は、第3配線層113の構造を示す平面図である。図11~図14は、説明に必要な構造を模式的に示したものであり、半導体装置1の特定箇所の断面を示していない。また、図11~図14では、デバイス領域41がハッチングによって簡略化して示されている。
[0137]
 図11~図17を参照して、配線構造21は、絶縁層100、ベース配線101、ゲート配線102、第1ソースドレイン配線103および第2ソースドレイン配線104を含む。ベース配線101、ゲート配線102、第1ソースドレイン配線103および第2ソースドレイン配線104は、絶縁層100内にそれぞれ選択的に引き回されている。
[0138]
 絶縁層100は、この形態では、複数の絶縁層100が積層された積層構造を有している。絶縁層100の積層数は任意であり、特定の積層数に限定されない。複数の絶縁層100は、この形態では、半導体層20の第1主面22側からこの順に積層された第1絶縁層105、第2絶縁層106、第3絶縁層107、第4絶縁層108および第5絶縁層109を含む。
[0139]
 第1絶縁層105は、最下絶縁層である。第5絶縁層109は、最上絶縁層である。第1絶縁層105、第2絶縁層106、第3絶縁層107および第4絶縁層108は、層間絶縁層としてそれぞれ形成されている。第4絶縁層108は、この形態では、パッシベーション層として形成されている。第5絶縁層109は、この形態では、保護層として形成されている。
[0140]
 第1絶縁層105、第2絶縁層106、第3絶縁層107および第4絶縁層108は、無機絶縁体を含むことが好ましい。第1絶縁層105、第2絶縁層106、第3絶縁層107および第4絶縁層108は、無機絶縁体の一例としての酸化シリコンまたは窒化シリコンを含んでいてもよい。
[0141]
 第1絶縁層105、第2絶縁層106および第3絶縁層107は、この形態では、酸化シリコンをそれぞれ含む。第4絶縁層108は、この形態では、窒化シリコンを含む。第5絶縁層109は、有機絶縁体を含むことが好ましい。第5絶縁層109は、有機絶縁体の一例としての樹脂を含んでいてもよい。第5絶縁層109は、樹脂の一例としてのポリイミド、ポリアミドまたはポリベンゾオキサゾールを含んでいてもよい。
[0142]
 第1絶縁層105の上には、第1配線層111が形成されている。第2絶縁層106の上には、第2配線層112が形成されている。第3絶縁層107の上には、第3配線層113が形成されている。第1配線層111、第2配線層112および第3配線層113には、ベース配線101の一部、ゲート配線102の一部、第1ソースドレイン配線103の一部および第2ソースドレイン配線104の一部がそれぞれ形成されている。
[0143]
 図11を参照して、ベース配線101は、一方側の第1端部および他方側の第2端部を有している。第1端部は、外側領域42においてベース領域50(低濃度ベース領域51)に電気的に接続されている。第2端部は、ベース端子6に電気的に接続されている。ベース配線101は、ベース端子6に印加された基準電圧(たとえばグランド電圧)をベース領域50(低濃度ベース領域51)に伝達する。
[0144]
 ベース配線101は、具体的には、1つまたは複数(この形態では1つ)のベース最下配線層121、1つまたは複数(この形態では1つ)のベース中間配線層122、1つまたは複数(この形態では1つ)のベース最上配線層123、1つまたは複数(この形態では複数)のベース最下接続電極124、および、1つまたは複数(この形態では複数)のベース中間接続電極125を含む。
[0145]
 図15を参照して、ベース最下配線層121は、第1配線層111の一つとして第1絶縁層105の上に形成されている。ベース最下配線層121は、この形態では、平面視において配線構造21の第1側面34A側の領域に形成されている。ベース最下配線層121は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。
[0146]
 ベース最下配線層121は、この形態では、ベース本体部126およびベース腕部127を含む。ベース本体部126は、平面視において配線構造21の第1側面34Aの中央部に沿う領域に形成されている。ベース本体部126は、この形態では、平面視においてデバイス領域41に形成されている。ベース本体部126は、平面視において四角形状に形成されている。ベース本体部126の平面形状は任意である。
[0147]
 ベース腕部127は、ベース本体部126から外側領域42に引き出されている。ベース腕部127は、第1側面34Aに帯状に延びている。ベース腕部127は、平面視においてベース領域50(低濃度ベース領域51)に対向している。
[0148]
 図16を参照して、ベース中間配線層122は、第2配線層112の一つとして第2絶縁層106の上に形成されている。ベース中間配線層122は、平面視においてベース最下配線層121のベース本体部126に重なる位置に形成されている。ベース中間配線層122は、平面視において四角形状に形成されている。ベース中間配線層122の平面形状は任意である。ベース中間配線層122は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。
[0149]
 図17を参照して、ベース最上配線層123は、第3配線層113の一つとして第3絶縁層107の上に形成されている。ベース最上配線層123は、平面視においてベース中間配線層122およびベース端子6に重なる位置に形成されている。
[0150]
 ベース最上配線層123は、平面視において四角形状に形成されている。ベース最上配線層123の平面形状は任意である。ベース最上配線層123は、ベース最下配線層121の厚さおよびベース中間配線層122の厚さを超える厚さを有している。ベース最上配線層123は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。
[0151]
 図11を参照して、複数のベース最下接続電極124は、第1絶縁層105においてベース最下配線層121(具体的にはベース腕部127)および外側領域42の間の領域に介在している。複数のベース最下接続電極124は、ベース最下配線層121をベース領域50(低濃度ベース領域51)に電気的に接続する。複数のベース最下接続電極124は、ベース配線101の第1端部を形成している。ベース最下接続電極124は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。
[0152]
 複数のベース中間接続電極125は、第2絶縁層106においてベース中間配線層122およびベース最上配線層123の間の領域に介在している。複数のベース中間接続電極125は、ベース最上配線層123をベース中間配線層122に電気的に接続する。ベース中間接続電極125は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。
[0153]
 ベース端子6は、第5絶縁層109の上に形成されている。ベース端子6は、平面視においてベース最上配線層123に重なる位置に形成されている。ベース端子6は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、ベース最上配線層123に電気的に接続されている。ベース最上配線層123においてベース端子6に接続された部分は、ベース配線101の第2端部を形成している。
[0154]
 ベース端子6は、この形態では、ベース下地電極層128およびベース低融点金属層129を含む。ベース下地電極層128は、ベース開口130内に形成されている。ベース開口130は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、ベース最上配線層123を露出させている。
[0155]
 ベース下地電極層128は、ベース開口130内においてベース最上配線層123に電気的に接続されている。ベース下地電極層128は、配線構造21の主面32を被覆するオーバラップ部を有している。ベース下地電極層128は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも1種を含んでいてもよい。
[0156]
 ベース低融点金属層129は、ベース下地電極層128の上に形成されている。ベース低融点金属層129は、ベース下地電極層128を介してベース最上配線層123に電気的に接続されている。ベース低融点金属層129は、ベース下地電極層128のオーバラップ部を被覆している。ベース低融点金属層129は、配線構造21の主面32から半球状に突出している。ベース低融点金属層129は、半田を含んでいてもよい。
[0157]
 図12を参照して、ゲート配線102は、一方側の第1端部および他方側の第2端部を有している。第1端部は、ゲート電極63に電気的に接続されている。第2端部は、ゲート端子7に電気的に接続されている。ゲート配線102は、ゲート端子7に印加されたゲート電圧VGをゲート電極63に伝達する。
[0158]
 ゲート配線102は、具体的には、1つまたは複数(この形態では1つ)のゲート最下配線層131、1つまたは複数(この形態では1つ)のゲート中間配線層132、1つまたは複数(この形態では1つ)のゲート最上配線層133、1つまたは複数(この形態では複数)のゲート最下接続電極134、および、1つまたは複数(この形態では複数)のゲート中間接続電極135を含む。
[0159]
 図15を参照して、ゲート最下配線層131は、第1配線層111の一つとして第1絶縁層105の上に形成されている。ゲート最下配線層131は、この形態では、平面視において配線構造21の第2側面34B側の領域に形成されている。ゲート最下配線層131は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。ゲート最下配線層131は、ベース最下配線層121と同一材料によって形成されていることが好ましい。
[0160]
 ゲート最下配線層131は、この形態では、ゲート本体部136およびゲート腕部137を含む。ゲート本体部136は、平面視において配線構造21の第2側面34Bの中央部に沿う領域に形成されている。ベース本体部126は、この形態では、平面視においてデバイス領域41に形成されている。ゲート本体部136は、この形態では、平面視において第2方向Yにベース本体部126に対向している。ゲート本体部136は、平面視において四角形状に形成されている。ゲート本体部136の平面形状は任意である。
[0161]
 ゲート腕部137は、ゲート本体部136から外側領域42に引き出されている。ゲート腕部137は、第2側面34B、第3側面34Cおよび第4側面34Dに沿って帯状に延びている。ゲート腕部137は、平面視においてデバイス領域41を3つの方向から区画している。ゲート腕部137は、平面視においてトレンチコンタクト構造71(コンタクト電極76)に対向している。ゲート腕部137は、平面視においてトレンチゲート構造53(ゲートコンタクト電極70)に対向していてもよい。
[0162]
 図16を参照して、ゲート中間配線層132は、第2配線層112の一つとして第2絶縁層106の上に形成されている。ゲート中間配線層132は、平面視においてゲート最下配線層131のゲート本体部136に重なる位置に形成されている。
[0163]
 ゲート中間配線層132は、平面視において四角形状に形成されている。ゲート中間配線層132の平面形状は任意である。ゲート中間配線層132は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。ゲート中間配線層132は、ベース中間配線層122と同一材料によって形成されていることが好ましい。
[0164]
 図17を参照して、ゲート最上配線層133は、第3配線層113の一つとして第3絶縁層107の上に形成されている。ゲート最上配線層133は、平面視においてゲート中間配線層132およびゲート端子7に重なる位置に形成されている。ゲート最上配線層133は、平面視において四角形状に形成されている。ゲート最上配線層133の平面形状は任意である。
[0165]
 ゲート最上配線層133は、ゲート最下配線層131の厚さおよびゲート中間配線層132の厚さを超える厚さを有している。ゲート最上配線層133は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。ゲート最上配線層133は、ベース最上配線層123と同一材料によって形成されていることが好ましい。
[0166]
 図12を参照して、複数のゲート最下接続電極134は、第1絶縁層105においてゲート最下配線層131(具体的にはゲート腕部137)および外側領域42の間の領域に介在している。複数のゲート最下接続電極134は、ゲート最下配線層131をゲートコンタクト電極70およびコンタクト電極76に電気的に接続する。
[0167]
 これにより、ゲート最下配線層131は、複数のゲート最下接続電極134を介してゲート電極63に電気的に接続される。複数のゲート最下接続電極134は、ゲート配線102の第1端部を形成している。ゲート最下接続電極134は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。ゲート最下接続電極134は、ベース最下接続電極124と同一材料によって形成されていることが好ましい。
[0168]
 複数のゲート中間接続電極135が、第2絶縁層106においてゲート中間配線層132およびゲート最上配線層133の間の領域に介在している。複数のゲート中間接続電極135は、ゲート最上配線層133をゲート中間配線層132に電気的に接続する。ゲート中間接続電極135は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。ゲート中間接続電極135は、ベース中間接続電極125と同一材料によって形成されていることが好ましい。
[0169]
 ゲート端子7は、第5絶縁層109の上に形成されている。ゲート端子7は、平面視においてゲート最上配線層133に重なる位置に形成されている。ゲート端子7は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、ゲート最上配線層133に電気的に接続されている。ゲート最上配線層133においてゲート端子7に接続された部分は、ゲート配線102の第2端部を形成している。
[0170]
 ゲート端子7は、この形態では、ゲート下地電極層138およびゲート低融点金属層139を含む。ゲート下地電極層138は、ゲート開口140内に形成されている。ゲート開口140は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、ゲート最上配線層133を露出させている。
[0171]
 ゲート下地電極層138は、ゲート開口140内においてゲート最上配線層133に電気的に接続されている。ゲート下地電極層138は、配線構造21の主面32を被覆するオーバラップ部を有している。ゲート下地電極層138は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも1種を含んでいてもよい。
[0172]
 ゲート低融点金属層139は、ゲート下地電極層138の上に形成されている。ゲート低融点金属層139は、ゲート下地電極層138を介してゲート最上配線層133に電気的に接続されている。ゲート低融点金属層139は、ゲート下地電極層138のオーバラップ部を被覆している。ゲート低融点金属層139は、配線構造21の主面32から半球状に突出している。ゲート低融点金属層139は、半田を含んでいてもよい。
[0173]
 図13を参照して、第1ソースドレイン配線103は、一方側の第1端部および他方側の第2端部を有している。第1端部は、デバイス領域41において第1ソースドレイン領域91に電気的に接続されている。第2端部は、第1ソースドレイン端子8に電気的に接続されている。第1ソースドレイン配線103は、第1ソースドレイン領域91からの電流Iを第1ソースドレイン端子8に伝達し、または、第1ソースドレイン端子8からの電流Iを第1ソースドレイン領域91に伝達する。
[0174]
 第1ソースドレイン配線103は、具体的には、複数の第1ソースドレイン最下配線層141、複数の第1ソースドレイン中間配線層142、複数の第1ソースドレイン最上配線層143、複数の第1ソースドレイン最下接続電極144、および、複数の第1ソースドレイン中間接続電極145を含む。
[0175]
 図15を参照して、複数の第1ソースドレイン最下配線層141は、第1配線層111の一つとして第1絶縁層105の上に形成されている。複数の第1ソースドレイン最下配線層141は、平面視においてデバイス領域41に重なる領域に形成されている。
[0176]
 複数の第1ソースドレイン最下配線層141は、この形態では、第2方向Yに延びる帯状にそれぞれ形成され、第1方向Xに間隔を空けて形成されている。複数の第1ソースドレイン最下配線層141は、全体として第2方向Yに延びるストライプ状に形成されている。これにより、複数の第1ソースドレイン最下配線層141は、平面視において複数のソースドレイン領域90に交差している。
[0177]
 第1方向Xに関して、各第1ソースドレイン最下配線層141の幅は、0.1μm以上5μm以下であってもよい。各第1ソースドレイン最下配線層141の幅は、0.1μm以上1μm以下、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、または、4μm以上5μm以下であってもよい。各第1ソースドレイン最下配線層141の幅は、0.1μm以上2μm以下であることが好ましい。
[0178]
 第1ソースドレイン最下配線層141は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。第1ソースドレイン最下配線層141は、ベース最下配線層121と同一材料によって形成されていることが好ましい。
[0179]
 図16を参照して、複数の第1ソースドレイン中間配線層142は、第2配線層112の一つとして第2絶縁層106の上に形成されている。複数の第1ソースドレイン中間配線層142は、平面視においてデバイス領域41に重なる領域に形成されている。
[0180]
 複数の第1ソースドレイン中間配線層142は、この形態では、第1方向Xに延びる帯状にそれぞれ形成され、第2方向Yに間隔を空けて形成されている。複数の第1ソースドレイン中間配線層142は、全体として第1方向Xに延びるストライプ状に形成されている。これにより、複数の第1ソースドレイン中間配線層142は、平面視において複数の第1ソースドレイン最下配線層141に交差している。
[0181]
 第2方向Yに関して、各第1ソースドレイン中間配線層142の幅は、各第1ソースドレイン最下配線層141の第1方向Xに沿う幅を超えている。各第1ソースドレイン中間配線層142は、一様な幅で形成されていてもよいし、不均一な幅で形成されていてもよい。
[0182]
 各第1ソースドレイン中間配線層142は、この形態では、1つまたは複数の第1幅広部146、および、1つまたは複数の第1幅狭部147を含む。第1幅広部146は、第1ソースドレイン中間配線層142の第2方向Yの幅が比較的広い部分である。第1幅狭部147は、第1ソースドレイン中間配線層142の第2方向Yの幅が第1幅広部146よりも狭い部分である。第1幅広部146の幅および第1幅狭部147の幅は、各第1ソースドレイン最下配線層141の第1方向Xに沿う幅を超えている。
[0183]
 第1幅広部146の幅は、5μm以上15μm以下であってもよい。第1幅広部146の幅は、5μm以上7.5μm以下、7.5μm以上10μm以下、10μm以上12.5μm以下、または、12.5μm以上15μm以下であってもよい。第1幅広部146の幅は、6μm以上10μm以下であることが好ましい。
[0184]
 第1幅狭部147の幅は、1μm以上10μm以下であってもよい。第1幅狭部147の幅は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第1幅狭部147の幅は、2μm以上8μm以下であることが好ましい。
[0185]
 図17を参照して、複数の第1ソースドレイン最上配線層143は、第3配線層113の一つとして第3絶縁層107の上に形成されている。複数の第1ソースドレイン最上配線層143は、平面視において複数の第1ソースドレイン中間配線層142および複数の第1ソースドレイン端子8に重なる位置にそれぞれ形成されている。複数の第1ソースドレイン最上配線層143の配列は、複数の第1ソースドレイン端子8の配列に一致している。
[0186]
 複数の第1ソースドレイン最上配線層143は、平面視において四角形状に形成されている。複数の第1ソースドレイン最上配線層143の平面形状は任意である。複数の第1ソースドレイン最上配線層143は、第1ソースドレイン最下配線層141の厚さおよび第1ソースドレイン中間配線層142の厚さを超える厚さを有している。
[0187]
 第1ソースドレイン最上配線層143は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。第1ソースドレイン最上配線層143は、ベース最上配線層123と同一材料によって形成されていることが好ましい。
[0188]
 図13を参照して、複数の第1ソースドレイン最下接続電極144が、第1絶縁層105において複数の第1ソースドレイン最下配線層141および複数の第1ソースドレイン領域91の間の領域に介在している。複数の第1ソースドレイン最下接続電極144は、対応する第1ソースドレイン最下配線層141を対応する第1ソースドレイン領域91に電気的に接続している。
[0189]
 複数の第1ソースドレイン最下接続電極144は、対応する第1ソースドレイン中間配線層142の第1幅広部146および第1幅狭部147のいずれか一方または双方に接続されていてもよい。複数の第1ソースドレイン最下接続電極144は、第1ソースドレイン配線103の第1端部を形成している。
[0190]
 複数の第1ソースドレイン最下接続電極144は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。第1ソースドレイン最下接続電極144は、ベース最下接続電極124と同一材料によって形成されていることが好ましい。
[0191]
 複数の第1ソースドレイン中間接続電極145が、第2絶縁層106において複数の第1ソースドレイン中間配線層142および複数の第1ソースドレイン最上配線層143の間に介在している。複数の第1ソースドレイン中間接続電極145は、対応する第1ソースドレイン最上配線層143を対応する第1ソースドレイン中間配線層142に電気的に接続している。
[0192]
 複数の第1ソースドレイン中間接続電極145は、対応する第1ソースドレイン中間配線層142の第1幅広部146および第1幅狭部147のいずれか一方または双方に接続されていてもよい。複数の第1ソースドレイン中間接続電極145は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。第1ソースドレイン中間接続電極145は、ベース中間接続電極125と同一材料によって形成されていることが好ましい。
[0193]
 複数の第1ソースドレイン端子8は、第5絶縁層109の上に形成されている。複数の第1ソースドレイン端子8は、平面視において対応する第1ソースドレイン最上配線層143に重なる位置にそれぞれ形成されている。複数の第1ソースドレイン端子8は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、対応する第1ソースドレイン最上配線層143に電気的に接続されている。複数の第1ソースドレイン最上配線層143において第1ソースドレイン端子8に接続された部分は、第1ソースドレイン配線103の第2端部を形成している。
[0194]
 各第1ソースドレイン端子8は、この形態では、第1ソースドレイン下地電極層148および第1ソースドレイン低融点金属層149を含む。第1ソースドレイン下地電極層148は、第1ソースドレイン開口150内に形成されている。第1ソースドレイン開口150は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、第1ソースドレイン最上配線層143を露出させている。
[0195]
 第1ソースドレイン下地電極層148は、第1ソースドレイン開口150内において第1ソースドレイン最上配線層143に電気的に接続されている。第1ソースドレイン下地電極層148は、配線構造21の主面32を被覆するオーバラップ部を有している。第1ソースドレイン下地電極層148は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも1種を含んでいてもよい。
[0196]
 第1ソースドレイン低融点金属層149は、第1ソースドレイン下地電極層148の上に形成されている。第1ソースドレイン低融点金属層149は、第1ソースドレイン下地電極層148を介して第1ソースドレイン最上配線層143に電気的に接続されている。第1ソースドレイン低融点金属層149は、第1ソースドレイン下地電極層148のオーバラップ部を被覆している。第1ソースドレイン低融点金属層149は、配線構造21の主面32から半球状に突出している。第1ソースドレイン低融点金属層149は、半田を含んでいてもよい。
[0197]
 図14を参照して、第2ソースドレイン配線104は、一方側の第1端部および他方側の第2端部を有している。第1端部は、デバイス領域41において第2ソースドレイン領域92に接続されている。第2端部は、第2ソースドレイン端子9に接続されている。第2ソースドレイン配線104は、第2ソースドレイン領域92からの電流Iを第2ソースドレイン端子9に伝達し、または、第2ソースドレイン端子9からの電流Iを第2ソースドレイン領域92に伝達する。
[0198]
 第2ソースドレイン配線104は、具体的には、複数の第2ソースドレイン最下配線層151、複数の第2ソースドレイン中間配線層152、複数の第2ソースドレイン最上配線層153、複数の第2ソースドレイン最下接続電極154、および、複数の第2ソースドレイン中間接続電極155を含む。
[0199]
 図15を参照して、複数の第2ソースドレイン最下配線層151は、第1配線層111の一つとして第1絶縁層105の上に形成されている。複数の第2ソースドレイン最下配線層151は、平面視においてデバイス領域41に重なる領域に形成されている。
[0200]
 複数の第2ソースドレイン最下配線層151は、この形態では、第2方向Yに延びる帯状にそれぞれ形成され、第1方向Xに間隔を空けて形成されている。複数の第2ソースドレイン最下配線層151は、全体として第2方向Yに延びるストライプ状に形成されている。これにより、複数の第2ソースドレイン最下配線層151は、平面視において複数のソースドレイン領域90に交差している。
[0201]
 複数の第2ソースドレイン最下配線層151は、この形態では、1個の第1ソースドレイン最下配線層141を挟む態様で複数の第1ソースドレイン最下配線層141と交互に配列されている。複数の第2ソースドレイン最下配線層151は、2個以上の第1ソースドレイン最下配線層141を挟む態様で複数の第1ソースドレイン最下配線層141と交互に配列されていてもよい。
[0202]
 第1方向Xに関して、各第2ソースドレイン最下配線層151の幅は、0.1μm以上5μm以下であってもよい。各第2ソースドレイン最下配線層151の幅は、0.1μm以上1μm以下、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、または、4μm以上5μm以下であってもよい。各第2ソースドレイン最下配線層151の幅は、0.1μm以上2μm以下であることが好ましい。
[0203]
 隣り合う第1ソースドレイン最下配線層141および第2ソースドレイン最下配線層151の間の配線ピッチは、0.1μm以上5μm以下であってもよい。配線ピッチは、0.1μm以上1μm以下、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、または、4μm以上5μm以下であってもよい。配線ピッチは、0.1μm以上2μm以下であることが好ましい。
[0204]
 第2ソースドレイン最下配線層151は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。第2ソースドレイン最下配線層151は、ベース最下配線層121と同一材料によって形成されていることが好ましい。
[0205]
 図16を参照して、複数の第2ソースドレイン中間配線層152は、第2配線層112の一つとして第2絶縁層106の上に形成されている。複数の第2ソースドレイン中間配線層152は、平面視においてデバイス領域41に重なる領域に形成されている。
[0206]
 複数の第2ソースドレイン中間配線層152は、この形態では、第1方向Xに延びる帯状にそれぞれ形成され、第2方向Yに間隔を空けて形成されている。複数の第2ソースドレイン中間配線層152は、全体として第1方向Xに延びるストライプ状に形成されている。これにより、複数の第2ソースドレイン中間配線層152は、平面視において複数の第2ソースドレイン最下配線層151に交差している。
[0207]
 複数の第2ソースドレイン中間配線層152は、この形態では、1個の第1ソースドレイン中間配線層142を挟む態様で複数の第1ソースドレイン中間配線層142と交互に配列されている。複数の第2ソースドレイン中間配線層152は、2個以上の第1ソースドレイン中間配線層142を挟む態様で複数の第1ソースドレイン中間配線層142と交互に配列されていてもよい。
[0208]
 隣り合う第2ソースドレイン中間配線層152および第1ソースドレイン中間配線層142の間の配線ピッチは、0.1μm以上5μm以下であってもよい。配線ピッチは、0.1μm以上1μm以下、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、または、4μm以上5μm以下であってもよい。配線ピッチは、0.1μm以上2μm以下であることが好ましい。
[0209]
 第2方向Yに関して、各第2ソースドレイン中間配線層152の幅は、各第2ソースドレイン最下配線層151の第1方向Xに沿う幅を超えている。各第2ソースドレイン中間配線層152は、一様な幅で形成されていてもよいし、不均一な幅で形成されていてもよい。
[0210]
 各第2ソースドレイン中間配線層152は、この形態では、1つまたは複数の第2幅広部156、および、1つまたは複数の第2幅狭部157を含む。第2幅広部156は、第2ソースドレイン中間配線層152の第2方向Yの幅が比較的広い部分である。第2幅狭部157は、第2ソースドレイン中間配線層152の第2方向Yの幅が、第2幅広部156よりも狭い部分である。第2幅広部156の幅および第2幅狭部157の幅は、各第2ソースドレイン最下配線層151の第1方向Xに沿う幅を超えている。
[0211]
 各第2ソースドレイン中間配線層152の第2幅広部156は、第2方向Yに対応する第1ソースドレイン中間配線層142の第1幅狭部147に対向している。各第2ソースドレイン中間配線層152の第2幅狭部157は、第2方向Yに対応する第1ソースドレイン中間配線層142の第1幅広部146に対向している。
[0212]
 第2幅広部156の幅は、5μm以上15μm以下であってもよい。第2幅広部156の幅は、5μm以上7.5μm以下、7.5μm以上10μm以下、10μm以上12.5μm以下、または、12.5μm以上15μm以下であってもよい。第2幅広部156の幅は、6μm以上10μm以下であることが好ましい。
[0213]
 第2幅狭部157の幅は、1μm以上10μm以下であってもよい。第2幅狭部157の幅は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2幅狭部157の幅は、2μm以上8μm以下であることが好ましい。
[0214]
 図17を参照して、複数の第2ソースドレイン最上配線層153は、第3配線層113の一つとして第3絶縁層107の上に形成されている。複数の第2ソースドレイン最上配線層153は、平面視において複数の第2ソースドレイン中間配線層152および複数の第2ソースドレイン端子9に重なる位置にそれぞれ形成されている。複数の第2ソースドレイン最上配線層153の配列は、複数の第2ソースドレイン端子9の配列に一致している。
[0215]
 複数の第2ソースドレイン最上配線層153は、平面視において四角形状に形成されている。複数の第2ソースドレイン最上配線層153の平面形状は任意である。複数の第2ソースドレイン最上配線層153は、第2ソースドレイン最下配線層151の厚さおよび第2ソースドレイン中間配線層152の厚さを超える厚さを有している。
[0216]
 第2ソースドレイン最上配線層153は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも1種を含んでいてもよい。第2ソースドレイン最上配線層153は、ベース最上配線層123と同一材料によって形成されていることが好ましい。
[0217]
 図14を参照して、複数の第2ソースドレイン最下接続電極154が、第1絶縁層105において複数の第2ソースドレイン最下配線層151および複数の第2ソースドレイン領域92の間の領域に介在している。複数の第2ソースドレイン最下接続電極154は、対応する第2ソースドレイン最下配線層151を対応する第2ソースドレイン領域92に電気的に接続する。
[0218]
 複数の第2ソースドレイン最下接続電極154は、対応する第2ソースドレイン中間配線層152の第2幅広部156および第2幅狭部157のいずれか一方または双方に接続されていてもよい。複数の第2ソースドレイン最下接続電極154は、第2ソースドレイン配線104の第2端部を形成している。
[0219]
 複数の第2ソースドレイン最下接続電極154は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。第2ソースドレイン最下接続電極154は、ベース最下接続電極124と同一材料によって形成されていることが好ましい。
[0220]
 複数の第2ソースドレイン中間接続電極155が、第2絶縁層106において複数の第2ソースドレイン中間配線層152および複数の第2ソースドレイン最上配線層153の間に介在している。複数の第2ソースドレイン中間接続電極155は、対応する第2ソースドレイン最上配線層153を対応する第2ソースドレイン中間配線層152に電気的に接続する。
[0221]
 複数の第2ソースドレイン中間接続電極155は、対応する第2ソースドレイン中間配線層152の第2幅広部156および第2幅狭部157のいずれか一方または双方に接続されていてもよい。複数の第2ソースドレイン中間接続電極155は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも1種を含んでいてもよい。第2ソースドレイン中間接続電極155は、ベース中間接続電極125と同一材料によって形成されていることが好ましい。
[0222]
 複数の第2ソースドレイン端子9は、第5絶縁層109の上に形成されている。複数の第2ソースドレイン端子9は、平面視において対応する第2ソースドレイン最上配線層153に重なる位置に形成されている。複数の第2ソースドレイン端子9は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、対応する第2ソースドレイン最上配線層153に電気的に接続されている。複数の第2ソースドレイン最上配線層153において第2ソースドレイン端子9に接続された部分は、第2ソースドレイン配線104の第2端部を形成している。
[0223]
 各第2ソースドレイン端子9は、この形態では、第2ソースドレイン下地電極層158および第2ソースドレイン低融点金属層159を含む。第2ソースドレイン下地電極層158は、第2ソースドレイン開口160内に形成されている。第2ソースドレイン開口160は、絶縁層100の一部(この形態では第4絶縁層108および第5絶縁層109)を貫通し、第2ソースドレイン最上配線層153を露出させている。
[0224]
 第2ソースドレイン下地電極層158は、第2ソースドレイン開口160内において第2ソースドレイン最上配線層153に電気的に接続されている。第2ソースドレイン下地電極層158は、配線構造21の主面32を被覆するオーバラップ部を有している。第2ソースドレイン下地電極層158は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも1種を含んでいてもよい。
[0225]
 第2ソースドレイン低融点金属層159は、第2ソースドレイン下地電極層158の上に形成されている。第2ソースドレイン低融点金属層159は、第2ソースドレイン下地電極層158を介して第2ソースドレイン最上配線層153に電気的に接続されている。第2ソースドレイン低融点金属層159は、第2ソースドレイン下地電極層158のオーバラップ部を被覆している。第2ソースドレイン低融点金属層159は、配線構造21の主面32から半球状に突出している。第2ソースドレイン低融点金属層159は、半田を含んでいてもよい。
[0226]
 以上、半導体装置1によれば、各ソースドレイン領域90が、ゲート電極63の上端部に対して半導体層20の第1主面22側の領域に形成されている。これにより、ゲート電極63および各ソースドレイン領域90の間に生じる電界強度を緩和できる。その結果、トレンチゲート構造53に対する電界集中を抑制できるから、耐圧を向上できる。
[0227]
 特に、ゲート電極63の上端部を、ゲートトレンチ61の中間部に対してゲートトレンチ61の底壁66側に位置させることにより、各ソースドレイン領域90をゲート電極63から適切に離間させることができる。よって、耐圧を適切に向上できる。
[0228]
 また、半導体装置1によれば、ゲートトレンチ61においてゲート電極63の上端部の上に埋設絶縁体69が埋め込まれている。このような構造において、各ソースドレイン領域90は、半導体層20の第1主面22に沿う方向(具体的には第2方向Y)に埋設絶縁体69に対向している。これにより、トレンチゲート構造53に対する電界集中を適切に緩和し、トレンチゲート構造53の絶縁耐圧を適切に高めることができる。よって、耐圧を向上できる。
[0229]
 また、半導体装置1によれば、半導体層20においてゲートトレンチ61の底壁66に沿う領域に、高濃度チャネル領域95が形成されている。高濃度チャネル領域95は、低濃度ベース領域51のp型不純物濃度を超えるp型不純物濃度を有している。高濃度チャネル領域95は、複数のドリフト領域85の下方の領域において、ゲート絶縁層62を挟んでゲート電極63と対向している。これにより、複数のドリフト領域85から広がる空乏層同士が、半導体層20におけるゲートトレンチ61の底壁66に沿う領域で重なることを抑制できる。その結果、パンチスルーを抑制できるから、耐圧を向上できる。
[0230]
 また、半導体装置1によれば、半導体層20において複数のドリフト領域85および高濃度チャネル領域95の間の領域に、低濃度チャネル領域97が形成されている。低濃度チャネル領域97は、高濃度チャネル領域95のp型不純物濃度未満のp型不純物濃度を有している。低濃度チャネル領域97は、複数のドリフト領域85から空乏層が拡がることを許容する。これにより、空乏層による耐圧保持効果を得ることができる。
[0231]
 高濃度チャネル領域95および低濃度チャネル領域97が併存する構造によれば、高濃度チャネル領域95が複数のドリフト領域85から広がる空乏層を制限する一方で、低濃度チャネル領域97は複数のドリフト領域85から広がる空乏層を許容する。この構造により、パンチスルーによる耐圧低下の抑制効果および空乏層による耐圧保持効果の両方を同時に実現できる。
[0232]
 図18A~図18Lは、図9に対応する領域の拡大図であって、図2に示す半導体装置1の製造方法の一例を説明するための拡大図である。
[0233]
 図18Aを参照して、半導体層20が用意される。半導体層20は、低濃度ベース領域51および高濃度ベース領域52を含む。高濃度ベース領域52は、この形態では、p 型の半導体基板によって形成されている。低濃度ベース領域51は、この形態では、p 型のエピタキシャル層によって形成されている。低濃度ベース領域51は、半導体基板の主面からシリコンをエピタキシャル成長させることよって形成される。
[0234]
 次に、図18Bを参照して、複数のドリフト領域85のベースとなるベースドリフト領域171が、半導体層20の表層部に形成される。ベースドリフト領域171は、n型不純物を半導体層20の表層部に導入することによって形成される。n型不純物は、イオン注入マスク(図示せず)を介するイオン注入法によって導入されてもよい。
[0235]
 ベースドリフト領域171は、比較浅い領域に形成された第1領域171a、および、第1領域171aよりも深い領域に形成された第2領域171bを一体的に含む。第2領域171bの底部は、第1領域171aの底部に対して第2主面23側の領域に位置している。第1領域171aはドリフト領域85の接続領域88に対応し、第2領域171bはドリフト領域85の内方領域89に対応している。第1領域171aおよび第2領域171bは、半導体層20に対するn型不純物のイオン注入エネルギを調節することによって形成される。
[0236]
 次に、図18Cを参照して、所定パターンを有するハードマスク172が、第1主面22の上に形成される。ハードマスク172は、第1主面22において複数のゲートトレンチ61および複数のコンタクトトレンチ74を形成すべき領域を露出させる開口173(この形態では1つの開口173)を有している。
[0237]
 ハードマスク172は、酸化処理法またはCVD(Chemical Vapor Deposition)法によって形成されてもよい。ハードマスク172の開口173は、マスク(図示せず)を介するエッチング法(たとえばドライエッチング法)によって、ハードマスク172の不要な部分を除去することによって形成されてもよい。
[0238]
 次に、半導体層20の不要な部分が除去される。半導体層20の不要な部分は、ハードマスク172を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよいし、ドライエッチング法であってもよい。
[0239]
 これにより、複数のゲートトレンチ61および複数のコンタクトトレンチ74が、第1主面22に形成される。また、ベースドリフト領域171が複数のゲートトレンチ61によって複数のドリフト領域85に分断される。また、ベースドリフト領域171の第1領域171aが接続領域88として形成され、ベースドリフト領域171の第2領域171bが内方領域89として形成される。ハードマスク172は、その後、除去される。
[0240]
 次に、図18Dを参照して、複数の高濃度チャネル領域95が、半導体層20において複数のゲートトレンチ61の底壁66に沿う領域に形成される。この工程では、まず、所定パターンを有するイオン注入マスク174が、第1主面22の上に形成される。イオン注入マスク174は、複数のゲートトレンチ61をそれぞれ露出させる複数の開口175を有している。
[0241]
 次に、p型不純物が、イオン注入マスク174を介するイオン注入法によって複数のゲートトレンチ61の底壁66に導入される。これにより、複数の高濃度チャネル領域95が形成される。また、複数の低濃度チャネル領域97が、複数の高濃度チャネル領域95および複数のドリフト領域85の間の領域に形成される。
[0242]
 次に、図18Eを参照して、ゲート絶縁層62およびコンタクト絶縁層75のベースとなる第1ベース絶縁層176が、第1主面22の上に形成される。第1ベース絶縁層176は、第1主面22、複数のゲートトレンチ61の内壁および複数のコンタクトトレンチ74の内壁に膜状に形成される。第1ベース絶縁層176は、酸化処理法またはCVD法によって形成されてもよい。
[0243]
 次に、図18Fを参照して、複数のゲート電極63、複数のゲートコンタクト電極70および複数のコンタクト電極76のベースとなるベース導電体層177が、第1主面22の上に形成される。ベース導電体層177は、複数のゲートトレンチ61および複数のコンタクトトレンチ74を埋めて、第1主面22を被覆するように膜状に形成される。ベース導電体層177は、この形態では、導電性ポリシリコンを含む。ベース導電体層177は、CVD法によって形成されてもよい。
[0244]
 次に、図18Gを参照して、ベース導電体層177の不要な部分が除去される。ベース導電体層177の不要な部分は、第1ベース絶縁層176が露出するまで除去される。これにより、複数のゲート電極63、複数のゲートコンタクト電極70および複数のコンタクト電極76が形成される。
[0245]
 次に、図18Hを参照して、複数のゲート電極63の不要な部分がさらに除去される。この工程では、まず、所定パターンを有するマスク178が、第1主面22の上に形成される。マスク178は、ゲートトレンチ61において埋設絶縁体69を埋設すべき領域(つまり複数のゲート電極63の一部)を露出させる複数の開口179を有している。
[0246]
 次に、マスク178を介するエッチング法(たとえばウエットエッチング法)によって各ゲート電極63の不要な部分が除去される。各ゲート電極63は、エッチング面(上端部)が各ゲートトレンチ61の途中部に位置するまで除去される。
[0247]
 次に、図18Iを参照して、埋設絶縁体69のベースとなる第2ベース絶縁層180が、第1主面22の上に形成される。第2ベース絶縁層180は、複数のゲートトレンチ61を埋めて、第1主面22を被覆するように膜状に形成される。第2ベース絶縁層180は、CVD法によって形成されてもよい。CVD法は、HDP(High Density Plasma)-CVD法であることが好ましい。
[0248]
 次に、図18Jを参照して、第2ベース絶縁層180の不要な部分が除去される。この形態では、第2ベース絶縁層180に加えて、第1ベース絶縁層176の不要な部分も除去される。第1ベース絶縁層176の不要な部分および第2ベース絶縁層180の不要な部分は、エッチング法および/または研削法によってそれぞれ除去されてもよい。
[0249]
 第1ベース絶縁層176の不要な部分および第2ベース絶縁層180の不要な部分は、この形態では、研削法の一例としてのCMP(Chemical Mechanical Polishing)法によって除去される。第1ベース絶縁層176の不要な部分および第2ベース絶縁層180の不要な部分は、第1主面22が露出するまで除去される。これにより、複数の埋設絶縁体69が、複数のゲートトレンチ61内にそれぞれ形成される。また、ゲートコンタクト電極70の上端部、コンタクト電極76の上端部および埋設絶縁体69の上端部が、第1主面22に対して面一に形成される。
[0250]
 次に、図18Kを参照して、複数のソースドレイン領域90が、複数のドリフト領域85の表層部にそれぞれ形成される。この工程では、まず、所定パターンを有するイオン注入マスク181が、第1主面22の上に形成される。イオン注入マスク181は、ドリフト領域85においてソースドレイン領域90を形成すべき領域をそれぞれ露出させる複数の開口182を有している。
[0251]
 次に、n型不純物が、イオン注入マスク181を介するイオン注入法によって複数のドリフト領域85の表層部に導入される。これにより、複数のソースドレイン領域90が形成される。イオン注入マスク181は、その後、除去される。
[0252]
 次に、図18Lを参照して、配線構造21が、半導体層20の第1主面22の上に形成される。配線構造21の形成工程は、第1絶縁層105を、第1主面22の上に形成する工程を含む。また、配線構造21の形成工程は、ベース最下接続電極124、ゲート最下接続電極134、第1ソースドレイン最下接続電極144および第2ソースドレイン最下接続電極154を、第1絶縁層105に埋設する工程を含む。
[0253]
 また、配線構造21の形成工程は、ベース最下配線層121、ゲート最下配線層131、第1ソースドレイン最下配線層141および第2ソースドレイン最下配線層151を、第1絶縁層105の上に形成する工程を含む。また、配線構造21の形成工程は、第2絶縁層106を、第1絶縁層105の上に形成する工程を含む。また、配線構造21の形成工程は、ベース中間接続電極125、ゲート中間接続電極135、第1ソースドレイン中間接続電極145および第2ソースドレイン中間接続電極155を、第2絶縁層106に埋設する工程を含む。
[0254]
 また、配線構造21の形成工程は、ベース中間配線層122、ゲート中間配線層132、第1ソースドレイン中間配線層142および第2ソースドレイン中間配線層152を、第2絶縁層106の上に形成する工程を含む。また、配線構造21の形成工程は、第3絶縁層107を、第2絶縁層106の上に形成する工程を含む。配線構造21の形成工程は、ベース最上配線層123、ゲート最上配線層133、第1ソースドレイン最上配線層143および第2ソースドレイン最上配線層153を、第3絶縁層107の上に形成する工程を含む。
[0255]
 また、配線構造21の形成工程は、第4絶縁層108および第5絶縁層109を、第3絶縁層107の上に形成する工程を含む。また、配線構造21の形成工程は、ベース端子6、ゲート端子7、第1ソースドレイン端子8および第2ソースドレイン端子9を、絶縁層100の上に形成する工程を含む。以上を含む工程を経て、半導体装置1が製造される。
[0256]
 図19は、図5に対応する領域の平面図であって、本発明の第2実施形態に係る半導体装置201を示す平面図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0257]
 図19を参照して、半導体装置201は、複数のトレンチコンタクト構造71を含まず、複数のトレンチゲート構造53だけを有している。ゲート配線102のゲート最下接続電極134は、ゲート最下配線層131およびゲートコンタクト電極70に電気的に接続されている。
[0258]
 以上、半導体装置201によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0259]
 図20は、図6に対応する領域の断面図であって、本発明の第3実施形態に係る半導体装置211を示す断面図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0260]
 図20を参照して、半導体装置211は、ベース配線101に代えてまたはこれに加えて、半導体層20の第2主面23の上に形成されたベース電極層212を含む。ベース電極層212は、第2主面23に電気的に接続されている。ベース電極層212は、第2主面23からベース領域50に基準電圧(たとえばグランド電圧)を提供する。
[0261]
 ベース電極層212は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ベース電極層212は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。ベース電極層212は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。
[0262]
 以上、半導体装置211によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0263]
 図21は、図9に対応する領域の拡大図であって、本発明の第4実施形態に係る半導体装置221を示す拡大図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0264]
 図21を参照して、半導体装置221は、複数のドリフト領域85に接続された高濃度チャネル領域95を含む。したがって、半導体装置221は、低濃度チャネル領域97を有していない。
[0265]
 以上、半導体装置221によれば、低濃度チャネル領域97による効果以外については、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0266]
 図22は、図9に対応する領域の拡大図であって、本発明の第5実施形態に係る半導体装置231を示す拡大図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0267]
 図22を参照して、半導体装置231は、高濃度チャネル領域95および低濃度チャネル領域97の組み合わせ構造を有していない。MISFET2のチャネルは、低濃度ベース領域51においてゲートトレンチ61に沿う領域に形成される。
[0268]
 以上、半導体装置231によれば、高濃度チャネル領域95および低濃度チャネル領域97による効果以外については、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0269]
 図23は、図9に対応する領域の拡大図であって、本発明の第6実施形態に係る半導体装置241を示す拡大図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0270]
 図23を参照して、半導体装置241は、ゲート絶縁層62を挟んでゲートトレンチ61に一体物として埋設されたゲート電極63を含む。つまり、半導体装置241は、埋設絶縁体69を有していない。ゲート電極63の上端部は、半導体層20の第1主面22から露出している。ゲート電極63の上端部は、第1主面22に対して面一に形成されていてもよい。ゲート電極63の上端部は、研削痕を有していてもよい。ゲート電極63の上端部は、第1主面22に対してゲートトレンチ61の底壁66側に位置していてもよい。
[0271]
 以上、半導体装置241によれば、ゲート電極63およびソースドレイン領域90の間の電界緩和効果以外については、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0272]
 図24は、図9に対応する領域の拡大図であって、本発明の第7実施形態に係る半導体装置251を示す拡大図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0273]
 図24を参照して、半導体装置251は、ゲート絶縁層62を挟んでゲートトレンチ61に一体物として埋設されたゲート電極63を含む。つまり、半導体装置251は、埋設絶縁体69を有していない。また、半導体装置251は、複数のドリフト領域85に接続された高濃度チャネル領域95を含む。つまり、半導体装置251は、低濃度チャネル領域97を有していない。
[0274]
 ゲート電極63の上端部は、半導体層20の第1主面22から露出している。ゲート電極63の上端部は、第1主面22に対して面一に形成されていてもよい。ゲート電極63の上端部は、研削痕を有していてもよい。ゲート電極63の上端部は、第1主面22に対してゲートトレンチ61の底壁66側に位置していてもよい。
[0275]
 以上、半導体装置251によれば、ゲート電極63およびソースドレイン領域90の間の電界緩和効果、ならびに、低濃度チャネル領域97による効果以外については、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0276]
 図25は、図6に対応する領域の断面図であって、本発明の第8実施形態に係る半導体装置261を示す断面図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0277]
 図25を参照して、半導体装置261の半導体層20は、ベース領域50(低濃度ベース領域51および高濃度ベース領域52)に代えて、n型のドリフト領域262およびp型のベース領域263を含む。
[0278]
 ドリフト領域262は、半導体装置1のドリフト領域85に対応する領域である。ドリフト領域262は、半導体層20の第1主面22側の領域に形成されている。ドリフト領域262は、第1主面22および側面24A~24Dから露出している。ドリフト領域262のn型不純物濃度は、5×10 15cm -3以上5×10 16cm -3以下であってもよい。ドリフト領域262のn型不純物濃度は、この形態では、8×10 15cm -3程度である。ドリフト領域262は、n型不純物の一例としてのリンを含むことが好ましい。
[0279]
 ドリフト領域262の厚さTDは、0.4μm以上2μm未満であってもよい。厚さTDは、0.4μm以上0.6μm以下、0.6μm以上0.8μm以下、0.8μm以上1μm以下、1μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2μm未満であってもよい。
[0280]
 ベース領域263は、ドリフト領域262に対して半導体層20の第2主面23側の領域に形成されている。ベース領域263およびドリフト領域262の境界は、第1主面22に対して平行に延びている。ベース領域263は、半導体層20の第2主面23および側面24A~24Dから露出している。ベース領域263のp型不純物濃度は、5×10 14cm -3以上5×10 16cm -3以下であってもよい。ベース領域263のp型不純物濃度は、この形態では、8×10 15cm -3程度である。ベース領域263は、p型不純物の一例としてのホウ素を含んでいてもよい。
[0281]
 ベース領域263は、50μm以上500μm以下の厚さを有していてもよい。ベース領域263の厚さは、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上350μm以下、350μm以上400μm以下、400μm以上450μm以下、または、450μm以上500μm以下であってもよい。
[0282]
 ドリフト領域262は、この形態では、n型のエピタキシャル層によって形成されている。ベース領域263は、この形態では、p型の半導体基板によって形成されている。
[0283]
 複数のゲートトレンチ61および複数のコンタクトトレンチ74は、ドリフト領域262を貫通し、ベース領域263に至るように第1主面22に形成されている。複数のソースドレイン領域90は、隣り合う複数のゲートトレンチ61の間の領域において、ドリフト領域262の表層部にそれぞれ形成されている。
[0284]
 高濃度チャネル領域95は、ベース領域263においてゲート絶縁層62を挟んでゲート電極63と対向するようにゲートトレンチ61の底壁66に沿う領域に形成されている。高濃度チャネル領域95のp型不純物濃度は、5×10 16cm -3以上5×10 18cm -3以下であってもよい。高濃度チャネル領域95のp型不純物濃度は、この形態では、1×10 17cm -3程度である。高濃度チャネル領域95は、p型不純物としてのホウ素を含んでいてもよい。
[0285]
 低濃度チャネル領域97は、ベース領域263においてドリフト領域262および高濃度チャネル領域95の間の領域に形成されている。低濃度チャネル領域97のp型不純物濃度は、5×10 14cm -3以上5×10 16cm -3以下であってもよい。低濃度チャネル領域97のp型不純物濃度は、この形態では、8×10 15cm -3程度である。低濃度チャネル領域97は、p型不純物の一例としてのホウ素を含んでいてもよい。
[0286]
 低濃度チャネル領域97は、この形態では、ベース領域263の一部を利用して形成されている。低濃度チャネル領域97は、高濃度チャネル領域95から拡散したp型不純物を含むことにより、ベース領域263のp型不純物濃度以上のp型不純物濃度を有していてもよい。
[0287]
 半導体装置261は、ベース配線101に代えて、第2主面23の上に形成されたベース電極層264を含む。ベース電極層264は、第2主面23に電気的に接続されている。ベース電極層264は、第2主面23側からベース領域50に基準電圧(たとえばグランド電圧)を提供する。
[0288]
 ベース電極層264は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ベース電極層264は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。ベース電極層264は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。
[0289]
 以上、半導体装置261によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0290]
 図26は、図6に対応する領域の断面図であって、本発明の第9実施形態に係る半導体装置271を示す断面図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0291]
 図26を参照して、半導体装置271の半導体層20は、高濃度ベース領域52に代えてn型の不純物領域272を含む。不純物領域272は、低濃度ベース領域51に対して半導体層20の第2主面23側の領域に形成されている。不純物領域272は、半導体層20の第2主面23および側面24A~24Dから露出している。低濃度ベース領域51および不純物領域272の境界は、半導体層20の第1主面22に対して平行に延びている。
[0292]
 不純物領域272のn型不純物濃度は、1×10 15cm -3以上1×10 21cm -3以下であってもよい。不純物領域272のn型不純物濃度は、任意である。不純物領域272は、n型不純物の一例としてのヒ素またはリンを含んでいてもよい。
[0293]
 不純物領域272は、50μm以上500μm以下の厚さを有していてもよい。不純物領域272の厚さは、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上350μm以下、350μm以上400μm以下、400μm以上450μm以下、または、450μm以上500μm以下であってもよい。
[0294]
 低濃度ベース領域51は、この形態では、p 型のエピタキシャル層によって形成されている。不純物領域272は、この形態では、n型の半導体基板によって形成されている。
[0295]
 以上、半導体装置271によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0296]
 本発明の実施形態について説明したが、本発明はさらに他の形態でも実施できる。
[0297]
 埋設絶縁体69がゲート絶縁層62を挟んでゲートトレンチ61に埋設された構造を有する実施形態において、埋設絶縁体69およびゲートトレンチ61の間に介在するゲート絶縁層62は取り除かれてもよい。つまり、埋設絶縁体69は、ゲート絶縁層62を挟まずにゲートトレンチ61に埋設されてもよい。この場合、ドリフト領域85は、ゲートトレンチ61の第1側壁64および第2側壁65から露出する埋設絶縁体69に接するように、半導体層20の表層部に形成される。
[0298]
 前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型に形成され、n型の部分がp型に形成されてもよい。
[0299]
 前述の各実施形態では、シリコンからなる半導体層20が採用された例について説明した。しかし、前述の各実施形態においてワイドバンドギャップ半導体からなる半導体層20が採用されてもよい。半導体層20は、ワイドバンドギャップ半導体の一例としてのSiC(炭化シリコン)からなっていてもよい。半導体層20は、六方晶からなるSiC単結晶からなっていてもよい。
[0300]
 六方晶からなるSiC単結晶は、原子配列の周期に応じて、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶および6H-SiC単結晶を含む複数種のポリタイプを有している。半導体層20は、複数種のポリタイプのうち、4H-SiC単結晶からなることが好ましい。
[0301]
 この場合、半導体層20の第1主面22がSiC単結晶の(0001)面(シリコン面)によって形成され、半導体層20の第2主面23がSiC単結晶の(000-1)面(カーボン面)によって形成されていることが好ましい。むろん、第1主面22が(000-1)面によって形成され、第2主面23が(0001)面によって形成されていてもよい。SiC単結晶の(0001)面および(000-1)面は、c面と称される。SiC単結晶のc面の法線方向Zは、c軸([0001]方向)と称される。
[0302]
 半導体層20の第1主面22および第2主面23は、SiC単結晶のc面に対して[11-20]方向に10°以下の角度で傾斜したオフ角θを有していてもよい。この場合、半導体層20の法線方向Zは、SiC単結晶のc軸に対してオフ角θ分だけ傾斜している。
[0303]
 オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、または、4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えていることが好ましい。オフ角θは、4.0°未満であってもよい。
[0304]
 オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下、または、3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下、または、2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
[0305]
 複数のトレンチゲート構造53は、SiC単結晶のm軸方向に延びる帯状にそれぞれ形成され、SiC単結晶のa軸方向に間隔を空けて形成されていることが好ましい。むろん、複数のトレンチゲート構造53は、SiC単結晶のa軸方向に延びる帯状にそれぞれ形成され、SiC単結晶のm軸方向に間隔を空けて形成されていてもよい。m軸方向は、SiC単結晶の[1-100]方向および[-1100]方向である。a軸方向は、SiC単結晶の[11-20]方向および[-1-120]方向である。
[0306]
 前述の各実施形態では、半導体装置1,211,221,231,241,251,261,271がウエハレベルチップサイズパッケージからなる例について説明した。しかし、半導体装置1,211,221,231,241,251,261,271は、必ずしもウエハレベルチップサイズパッケージからなる必要はなく、種々の半導体パッケージに対応した形態に設計変更されてもよい。
[0307]
 半導体パッケージとしては、SOP(Small Outline Package)、TO(Transistor Outline)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、もしくは、SOJ(Small Outline J-leaded Package)、または、これらに類する種々の形態が例示される。
[0308]
 この明細書は、第1~第9実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第1~第9実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第1~第9実施形態に示された特徴が任意の態様および任意の形態で組み合わされた半導体装置が採用されてもよい。
[0309]
 この明細書および図面から抽出される特徴の例を以下に示す。
[0310]
 [A1]主面を有する半導体層と、断面視において一方側の第1側壁、他方側の第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、を含む、半導体装置。
[0311]
 この半導体装置によれば、ゲート電極および各ソースドレイン領域の間に生じる電界強度を緩和できる。これにより、トレンチゲート構造に対する電界集中を抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
[0312]
 [A2]複数の前記ソースドレイン領域は、前記ゲート電極の前記上端部に対して前記主面側の領域に形成されている、A1に記載の半導体装置。
[0313]
 [A3]前記トレンチゲート構造は、前記トレンチにおいて前記ゲート電極の前記上端部の上に埋設された埋設絶縁体を含む、A1またはA2に記載の半導体装置。
[0314]
 [A4]複数の前記ソースドレイン領域は、前記半導体層の前記主面に沿う方向に前記埋設絶縁体に対向している、A3に記載の半導体装置。
[0315]
 [A5]前記ゲート電極の前記上端部は、前記トレンチの中間部に対して前記トレンチの前記底壁側に位置している、A1~A4のいずれか一つに記載の半導体装置。
[0316]
 [A6]前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第2導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有する第2導電型の高濃度チャネル領域と、をさらに含む、A1~5のいずれか一つに記載の半導体装置。
[0317]
 [A7]前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、A6に記載の半導体装置。
[0318]
 [A8]前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型の低濃度チャネル領域をさらに含む、A7に記載の半導体装置。
[0319]
 [A9]前記ゲート電極は、複数の前記ドリフト領域に対して前記トレンチの前記底壁側に位置する下端部を有し、前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、A6~A8のいずれか一つに記載の半導体装置。
[0320]
 [A10]主面を有する半導体層と、断面視において第1側壁、第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第2導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有する第2導電型の高濃度チャネル領域と、を含む、半導体装置。
[0321]
 この半導体装置によれば、複数のドリフト領域から広がる空乏層同士がトレンチの底壁で重なることを高濃度チャネル領域によって抑制できる。これにより、パンチスルーを抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
[0322]
 [A11]前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、A10に記載の半導体装置。
[0323]
 [A12]前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型の低濃度チャネル領域をさらに含む、A10またはA11に記載の半導体装置。
[0324]
 [A13]複数の前記ドリフト領域は、前記ゲート電極の下端部に対して前記半導体層の前記主面の領域に形成され、前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、A10~A12のいずれか一つに記載の半導体装置。
[0325]
 [A14]複数の前記ソースドレイン領域は、前記トレンチから間隔を空けて形成されている、A1~A13のいずれか一つに記載の半導体装置。
[0326]
 [A15]複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物濃度を超える第1導電型不純物濃度を有している、A1~A14のいずれか一つに記載の半導体装置。
[0327]
 [A16]複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物とは異なる第1導電型不純物を含む、A1~A15のいずれか一つに記載の半導体装置。
[0328]
 [A17]複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物の拡散係数未満の拡散係数を有する第1導電型不純物を含む、A1~A16のいずれか一つに記載の半導体装置。
[0329]
 [A18]前記トレンチは、平面視において帯状に延びている、A1~A17のいずれか一つに記載の半導体装置。
[0330]
 [A19]前記トレンチは、断面視においてテーパ形状に形成されている、A1~A18のいずれか一つに記載の半導体装置。
[0331]
 [A20]前記半導体層は、シリコンまたは炭化シリコンからなる、A1~A19のいずれか一つに記載の半導体装置。
[0332]
 この出願は、2019年2月7日に日本国特許庁に提出された特願2019-021005号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

符号の説明

[0333]
1   半導体装置
20  半導体層
22  第1主面
50  ベース領域
53  トレンチゲート構造
61  ゲートトレンチ
62  ゲート絶縁層
63  ゲート電極
64  第1側壁
65  第2側壁
66  底壁
69  埋設絶縁体(埋設物)
85  ドリフト領域
90  ソースドレイン領域
95  高濃度チャネル領域
97  低濃度チャネル領域
211 半導体装置
221 半導体装置
231 半導体装置
241 半導体装置
251 半導体装置
261 半導体装置
271 半導体装置

請求の範囲

[請求項1]
 主面を有する半導体層と、
 断面視において一方側の第1側壁、他方側の第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、
 前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、
 複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、を含む、半導体装置。
[請求項2]
 複数の前記ソースドレイン領域は、前記ゲート電極の前記上端部に対して前記主面側の領域に形成されている、請求項1に記載の半導体装置。
[請求項3]
 前記トレンチゲート構造は、前記トレンチにおいて前記ゲート電極の前記上端部の上に埋設された埋設絶縁体を含む、請求項1または2に記載の半導体装置。
[請求項4]
 複数の前記ソースドレイン領域は、前記半導体層の前記主面に沿う方向に前記埋設絶縁体に対向している、請求項3に記載の半導体装置。
[請求項5]
 前記ゲート電極の前記上端部は、前記トレンチの中間部に対して前記トレンチの前記底壁側に位置している、請求項1~4のいずれか一項に記載の半導体装置。
[請求項6]
 前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第2導電型のベース領域と、
 前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有する第2導電型の高濃度チャネル領域と、をさらに含む、請求項1~5のいずれか一項に記載の半導体装置。
[請求項7]
 前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、請求項6に記載の半導体装置。
[請求項8]
 前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型の低濃度チャネル領域をさらに含む、請求項7に記載の半導体装置。
[請求項9]
 前記ゲート電極は、複数の前記ドリフト領域に対して前記トレンチの前記底壁側に位置する下端部を有し、
 前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、請求項6~8のいずれか一項に記載の半導体装置。
[請求項10]
 主面を有する半導体層と、
 断面視において第1側壁、第2側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、
 前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第1側壁側の領域および前記第2側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第1導電型の複数のドリフト領域と、
 複数の前記ドリフト領域の表層部にそれぞれ形成された第1導電型の複数のソースドレイン領域と、
 前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第2導電型のベース領域と、
 前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有する第2導電型の高濃度チャネル領域と、を含む、半導体装置。
[請求項11]
 前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、請求項10に記載の半導体装置。
[請求項12]
 前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型の低濃度チャネル領域をさらに含む、請求項10または11に記載の半導体装置。
[請求項13]
 複数の前記ドリフト領域は、前記ゲート電極の下端部に対して前記半導体層の前記主面の領域に形成され、
 前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、請求項10~12のいずれか一項に記載の半導体装置。
[請求項14]
 複数の前記ソースドレイン領域は、前記トレンチから間隔を空けて形成されている、請求項1~13のいずれか一項に記載の半導体装置。
[請求項15]
 複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物濃度を超える第1導電型不純物濃度を有している、請求項1~14のいずれか一項に記載の半導体装置。
[請求項16]
 複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物とは異なる第1導電型不純物を含む、請求項1~15のいずれか一項に記載の半導体装置。
[請求項17]
 複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第1導電型不純物の拡散係数未満の拡散係数を有する第1導電型不純物を含む、請求項1~16のいずれか一項に記載の半導体装置。
[請求項18]
 前記トレンチは、平面視において帯状に延びている、請求項1~17のいずれか一項に記載の半導体装置。
[請求項19]
 前記トレンチは、断面視においてテーパ形状に形成されている、請求項1~18のいずれか一項に記載の半導体装置。
[請求項20]
 前記半導体層は、シリコンまたは炭化シリコンからなる、請求項1~19のいずれか一項に記載の半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10A]

[ 図 10B]

[ 図 10C]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18A]

[ 図 18B]

[ 図 18C]

[ 図 18D]

[ 図 18E]

[ 図 18F]

[ 図 18G]

[ 図 18H]

[ 図 18I]

[ 図 18J]

[ 図 18K]

[ 図 18L]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]