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1. WO2023272470 - CIRCUITS TAMPONS DE PAGE DANS DES DISPOSITIFS DE MÉMOIRE TRIDIMENSIONNELS

Numéro de publication WO/2023/272470
Date de publication 05.01.2023
N° de la demande internationale PCT/CN2021/102987
Date du dépôt international 29.06.2021
CIB
G11C 16/24 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
16Mémoires mortes programmables effaçables
02programmables électriquement
06Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
24Circuits de commande de lignes de bits
G11C 16/04 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
16Mémoires mortes programmables effaçables
02programmables électriquement
04utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/10 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
CPC
G11C 16/0483
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
0483comprising cells having several storage transistors connected in series
G11C 16/24
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
24Bit-line control circuits
G11C 7/1039
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1039using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
G11C 7/1048
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1048Data bus control circuits, e.g. precharging, presetting, equalising
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/1084
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Déposants
  • YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN]/[CN]
Inventeurs
  • CHEN, Teng
  • WANG, Yan
  • KURIYAMA, Masao
Mandataires
  • NTD UNIVATION INTELLECTUAL PROPERTY AGENCY LTD.
Données relatives à la priorité
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) PAGE BUFFER CIRCUITS IN THREE-DIMENSIONAL MEMORY DEVICES
(FR) CIRCUITS TAMPONS DE PAGE DANS DES DISPOSITIFS DE MÉMOIRE TRIDIMENSIONNELS
Abrégé
(EN) The present disclosure provides buffer circuits of 3D NAND memory device. The buffer circuit comprises a first bit line segment sensing branch (630) connected to a first bit line segment and including a low-voltage latch (620), and a second bit line segment sensing branch (640) connected to a second bit line segment and including a sensing latch (643). The first bit line segment sensing branch (630) and the second bit line segment sensing branch (640) are parallel connected to a sensing node of the page buffer circuit.
(FR) La présente divulgation concerne des circuits tampons de dispositif de mémoire NON-ET 3D. Le circuit tampon comprend une première branche de détection de segment de ligne de bits (630) connectée à un premier segment de ligne de bits et comprenant un verrou basse tension (620), et une seconde branche de détection de segment de ligne de bits (640) connectée à un second segment de ligne de bits et comprenant un verrou de détection (643). La première branche de détection de segment de ligne de bits (630) et la seconde branche de détection de segment de ligne de bits (640) sont connectées en parallèle à un nœud de détection du circuit tampon de page.
Documents de brevet associés
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