(EN) Testability of memory on integrated circuits is improved by connecting storage elements like latches in memory to scan chains and configuring memory for scan dump. The use of latches and similar compact storage elements to form scannable memory can extend the testability of high-density memory circuits on complex integrated circuits operable at high clock speeds. A scannable memory architecture includes an input buffer with active low buffer latches, and an array of active high storage latches, operated in coordination to enable incorporation of the memory into scan chains for ATPG/TT and scan dump testing modes.
(FR) La testabilité de la mémoire sur des circuits intégrés est améliorée en connectant des éléments de stockage comme des verrous en mémoire à des chaînes de balayage et en configurant la mémoire pour le vidage de balayage. L'utilisation de verrous et d'éléments de stockage compacts similaires pour former une mémoire pouvant être lue par balayage peut prolonger la testabilité de circuits de mémoire à haute densité sur des circuits intégrés complexes fonctionnant à des vitesses d'horloge élevées. Une architecture de mémoire pouvant être lue par balayage comprend un tampon d'entrée doté de verrous à tampon bas actifs, et un réseau de verrous actifs de stockage hauts, exploités en coordination pour permettre l'incorporation de la mémoire dans des chaînes de balayage pour des modes de test ATPG/TT et de vidage de balayage.
