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1. WO2022094303 - PROCÉDÉ ET MATRICE DE VERROUILLAGE POUVANT ÊTRE LUE PAR BALAYAGE DE RANGÉES

Numéro de publication WO/2022/094303
Date de publication 05.05.2022
N° de la demande internationale PCT/US2021/057391
Date du dépôt international 29.10.2021
CIB
G11C 29/32 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04Détection ou localisation d'éléments d'emmagasinage défectueux
08Test fonctionnel, p.ex. test lors d'un rafraîchissement, auto-test à la mise sous tension ou test réparti
12Dispositions intégrées pour les tests, p.ex. auto-test intégré
18Dispositifs pour la génération d'adresses; Dispositifs pour l'accès aux mémoires, p.ex. détails de circuits d'adressage
30Accès à des réseaux uniques
32Accès séquentiel; Test par balayage
CPC
G01R 31/3172
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3172Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
G01R 31/31723
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
31723Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
G01R 31/3177
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3177Testing of logic operation, e.g. by logic analysers
G01R 31/3185
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
G01R 31/318536
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318536Scan chain arrangements, e.g. connections, test bus, analog signals
G01R 31/318541
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318541Scan latches or cell details
Déposants
  • SAMBANOVA SYSTEMS, INC. [US]/[US]
Inventeurs
  • ZIAJA, Thomas Alan
  • DURAIRAJAN, Uma
  • AMIRTHARAJ, Dinesh Rajasavari
Mandataires
  • KHAN, Sikander M.
  • HAYNES, Mark A.
  • BEFFEL, JR., Ernest J.
  • DUNLAP, Andrew L.
  • DURDIK, Paul A.
Données relatives à la priorité
17/468,02407.09.2021US
17/468,06607.09.2021US
63/107,41329.10.2020US
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND CIRCUIT FOR ROW SCANNABLE LATCH ARRAY
(FR) PROCÉDÉ ET MATRICE DE VERROUILLAGE POUVANT ÊTRE LUE PAR BALAYAGE DE RANGÉES
Abrégé
(EN) Testability of memory on integrated circuits is improved by connecting storage elements like latches in memory to scan chains and configuring memory for scan dump. The use of latches and similar compact storage elements to form scannable memory can extend the testability of high-density memory circuits on complex integrated circuits operable at high clock speeds. A scannable memory architecture includes an input buffer with active low buffer latches, and an array of active high storage latches, operated in coordination to enable incorporation of the memory into scan chains for ATPG/TT and scan dump testing modes.
(FR) La testabilité de la mémoire sur des circuits intégrés est améliorée en connectant des éléments de stockage comme des verrous en mémoire à des chaînes de balayage et en configurant la mémoire pour le vidage de balayage. L'utilisation de verrous et d'éléments de stockage compacts similaires pour former une mémoire pouvant être lue par balayage peut prolonger la testabilité de circuits de mémoire à haute densité sur des circuits intégrés complexes fonctionnant à des vitesses d'horloge élevées. Une architecture de mémoire pouvant être lue par balayage comprend un tampon d'entrée doté de verrous à tampon bas actifs, et un réseau de verrous actifs de stockage hauts, exploités en coordination pour permettre l'incorporation de la mémoire dans des chaînes de balayage pour des modes de test ATPG/TT et de vidage de balayage.
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