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1. WO2021061445 - BUS D'INTERCONNEXION MULTICOEUR, PROCÉDÉ DE COMMUNICATION INTER-COEUR ET PROCESSEUR MULTICOEUR

Numéro de publication WO/2021/061445
Date de publication 01.04.2021
N° de la demande internationale PCT/US2020/050847
Date du dépôt international 15.09.2020
CIB
G06F 15/163 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
16Associations de plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p.ex. pour le traitement simultané de plusieurs programmes
163Communication entre processeurs
CPC
G06F 12/0884
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0877Cache access modes
0884Parallel mode, e.g. in parallel with main memory or CPU
G06F 13/1668
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
G06F 13/4068
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4063Device-to-bus coupling
4068Electrical coupling
G06F 2212/603
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
60Details of cache memory
603of operating mode, e.g. cache mode or local memory mode
Déposants
  • ALIBABA GROUP HOLDING LIMITED
Inventeurs
  • XIANG, Xiaoyan
  • ZHU, Taotao
Mandataires
  • MURABITO, Anthony, C.
Données relatives à la priorité
201910913359.025.09.2019CN
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MULTI-CORE INTERCONNECTION BUS, INTER-CORE COMMUNICATION METHOD, AND MULTI-CORE PROCESSOR
(FR) BUS D'INTERCONNEXION MULTICOEUR, PROCÉDÉ DE COMMUNICATION INTER-COEUR ET PROCESSEUR MULTICOEUR
Abrégé
(EN)
The present invention discloses a multi-core interconnection bus, including a request transceiver module adapted to receive a data request from, a processor core, and forward the data request to a snoop and caching module through a request execution module, where the data request includes a request address; the snoop and caching module adapted to look, up cache data validity information of the request address, acquire data from a shared cache, and sequentially return the cache data validity information and the data, acquired from the shared, cache to the request execution module; and the request execution module adapted to determine, based on the cache data validity information, a target processor core whose local cache stores valid data, forward the data request; to the target processor core, and receive returned data; and determine response data from the data returned by the target processor core and that returned by the snoop and caching module, and return, through the request transceiver module, die response data to the processor core that initiates the data request. The present invention also discloses a corresponding inter-core communication method and a multi-core processor.
(FR)
La présente invention concerne un bus d'interconnexion multicoeur comprenant un module émetteur-récepteur de requête conçu pour recevoir une requête de données d'un coeur de processeur, et transmettre la requête de données à un module de furetage et de mise en cache par l'intermédiaire d'un module d'exécution de requête, la requête de données comprenant une adresse de requête; le module de furetage et de mise en cache est conçu pour consulter des informations de validité de données de mémoire cache de l'adresse de requête, acquérir des données d'une mémoire cache partagée, et renvoyer séquentiellement les informations de validité de données de mémoire cache et les données, acquises depuis la mémoire cache partagée, au module d'exécution de requête; et le module d'exécution de requête est conçu pour déterminer, sur la base des informations de validité de données de mémoire cache, un coeur de processeur cible dont la mémoire cache locale stocke des données valides, transmettre la requête de données au coeur de processeur cible, et recevoir des données renvoyées; et déterminer des données de réponse à partir des données renvoyées par le coeur de processeur cible et qui sont renvoyées par le module de furetage et de mise en cache, et renvoyer, par l'intermédiaire du module émetteur-récepteur de requête, des données de réponse de puce au coeur de processeur qui lance la requête de données. La présente invention concerne également un procédé de communication inter-coeur correspondant et un processeur multicoeur.
Également publié en tant que
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