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1. WO2020195214 - MÉMOIRE FERROÉLECTRIQUE ET ÉLÉMENT DE MÉMOIRE ASSOCIÉ

Document

明 細 書

発明の名称 強誘電体メモリおよびそのメモリ素子

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016  

図面の簡単な説明

0017  

発明を実施するための形態

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114  

符号の説明

0115  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21  

明 細 書

発明の名称 : 強誘電体メモリおよびそのメモリ素子

技術分野

[0001]
 本技術は、強誘電体メモリに関する。詳しくは、書込み時および読出し時に要する印加電圧を低電圧化する強誘電体メモリに関する。

背景技術

[0002]
 近年、不揮発性メモリの一つとして、強誘電体メモリが注目されている。この強誘電体メモリは、強誘電体における残留分極状態により記憶する値を定義するものである。ここでは、その一例として、強誘電体キャパシタとメモリセル選択のためのMOSFETとをメモリセルとして使用する1T1C型強誘電体メモリに着目する。この場合、書込み動作および消去動作の際には、強誘電体キャパシタの上部電極と下部電極に電圧を印加する。一方、読出し動作の際には、上部電極に高い電圧を印加し、残留分極からの変化量を検出する。このような強誘電体メモリを利用したメモリ装置が提案されている(例えば、特許文献1参照。)。

先行技術文献

特許文献

[0003]
特許文献1 : 特開平11-039882号公報

発明の概要

発明が解決しようとする課題

[0004]
 上述の従来技術では、強誘電体メモリにおいて強誘電体における残留分極を利用して値を記憶している。このとき、読出し時に十分な残留分極を得るためには、書込み時または読出し時に高い印加電圧が必要となる。そのため、素子サイズの増大や寿命の低下などの悪影響を及ぼすおそれがある。
[0005]
 本技術はこのような状況に鑑みて生み出されたものであり、強誘電体メモリにおいて書込み時および読出し時に要する印加電圧の低電圧化を図ることを目的とする。

課題を解決するための手段

[0006]
 本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、上記上部電極および上記下部電極の何れかに接続して上記強誘電体キャパシタを選択するトランジスタと、書込み時および読出し時には消去時よりも所定の電位差分低い電圧を上記強誘電体膜に印加する駆動制御部とを具備する強誘電体メモリである。これにより、書込み時および読出し時に強誘電体膜に印加する電圧を低電圧化するという作用をもたらす。
[0007]
 また、この第1の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
[0008]
 また、この第1の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数の差の絶対値に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数の差の絶対値に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
[0009]
 また、この第1の側面において、上記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を上記強誘電体膜に印加するようにしてもよい。これにより、電圧を増加させることなく消去を駆動するという作用をもたらす。
[0010]
 また、この第1の側面において、上記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を上記強誘電体膜に印加して再書込みを行うようにしてもよい。これにより、読出しにより破壊された値を再書込みするという作用をもたらす。
[0011]
 また、この第1の側面において、上記トランジスタは、N型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有するようにしてもよい。この場合において、上記上部電極および上記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と上記トランジスタとを接続するコンタクトをさらに具備してもよい。
[0012]
 また、この場合において、上記下部電極は、上記コンタクトを介して上記トランジスタに接続され、上記上部電極よりも仕事関数が高い材料を有するようにしてもよい。また、上記上部電極は、上記コンタクトを介して上記トランジスタに接続され、上記下部電極よりも仕事関数が高い材料を有するようにしてもよい。
[0013]
 また、この第1の側面において、上記トランジスタは、P型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有するようにしてもよい。
[0014]
 また、この第1の側面において、上記トランジスタによって選択された上記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備してもよい。これにより、読出し時の電位の変動に対して電位を増幅するという作用をもたらす。
[0015]
 また、この第1の側面において、上記強誘電体膜は、金属原子の電気陰性度が1.7より小さい材料を有するようにしてもよい。これにより、強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。一例として、上記強誘電体膜は、ハフニウム酸化膜を有してもよい。
[0016]
 また、本技術の第2の側面は、ハフニウム酸化膜を有する強誘電体膜と、上記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、上記上部電極および上記下部電極の何れか一方とコンタクトを介して接続するトランジスタとを具備する強誘電体メモリ素子である。これにより、強誘電体メモリ素子における強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。

図面の簡単な説明

[0017]
[図1] 本技術の第1の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
[図2] 本技術の第1の実施の形態における上部電極112および下部電極113として想定される材料に対応する仕事関数の一例を示す図である。
[図3] 本技術の第1の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
[図4] 本技術の第1の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[図5] 本技術の第1の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[図6] 本技術の第1の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[図7] 本技術の第1の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[図8] 本技術の第1の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。
[図9] 本技術の第2の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
[図10] 本技術の第3の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
[図11] 本技術の第3の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[図12] 本技術の第3の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[図13] 本技術の第3の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[図14] 本技術の第4の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[図15] 本技術の第4の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[図16] 本技術の第4の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[図17] 本技術の第4の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[図18] 本技術の第5の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[図19] 本技術の第5の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[図20] 本技術の第5の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[図21] 本技術の第5の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。

発明を実施するための形態

[0018]
 以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
 1.第1の実施の形態(電圧電荷曲線を負電圧の方向にシフトさせる例)
 2.第2の実施の形態(N型トランジスタと上部電極を接続する例)
 3.第3の実施の形態(電圧電荷曲線を正電圧の方向にシフトさせる例)
 4.第4の実施の形態(センスアンプをプレート線に接続する例)
 5.第5の実施の形態(P型トランジスタと下部電極を接続する例)
[0019]
 <1.第1の実施の形態>
 [強誘電体メモリの素子構造]
 図1は、本技術の第1の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。この強誘電体メモリの素子は、強誘電体キャパシタ110とN型トランジスタ120とを、コンタクト114を介して接続した構造を有している。
[0020]
 強誘電体キャパシタ110は、強誘電体における残留分極状態により値を記憶する記憶部であり、強誘電体膜111を上下から、上部電極112および下部電極113によって挟み込んだ構造を有する。すなわち、シリコン(Si)などの半導体基板において、下層から、下部電極113、強誘電体膜111、上部電極112の順に強誘電体キャパシタ110が形成される。
[0021]
 強誘電体膜111の材料としては、ハフニウム酸化膜(HfO )を有し、シリコンやジルコニウム(Zr)、ランタン(La)、ニオブ(Nb)、イットリウム(Y)、ゲルマニウム(Ge)、スカンジウム(Sc)を含むものが望ましい。これらの材料は、電気陰性度が比較的小さいものであり、例えば、金属原子の電気陰性度が1.7より小さいものである。
[0022]
 ただし、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸ビスマスランタン(BLT)材料などの電気陰性度が比較的高いものも、強誘電体膜111の材料として用いることが可能である。
[0023]
 ハフニウム酸化膜は、例えば10nm程度まで薄くすることが可能である。一方、チタン酸ジルコン酸鉛は、100nm以上の厚みを有する。したがって、薄膜化という観点から見ても、強誘電体膜111の材料としてハフニウム酸化膜を採用することが望ましい。
[0024]
 また、製造工程という観点からも以下の点で、電気陰性度が小さいことが望ましい。すなわち、半導体製造ラインにおいては、下層から順に各材料が形成されていくが、電気陰性度が大きい材料が一旦形成された後には、その上層に電気陰性度が小さい材料を形成することは、一般的に回避されることが多い。場合によっては、電気陰性度の問題に起因して、専用の装置でしか対応できなくなるおそれもある。したがって、強誘電体膜111の上に上部電極112を形成することを考慮すると、強誘電体膜111の材料として電気陰性度が小さいものを採用することにより、上部電極112の材料の選択肢を広げることが可能となる。
[0025]
 上部電極112および下部電極113は、仕事関数が互いに異なる材料からなる。この例では、上部電極112の仕事関数をX1、下部電極113の仕事関数をX2とすると、
  X1<X2
となるように選択される。材料の具体例については後述する。
[0026]
 N型トランジスタ120は、メモリ素子を選択するためのnMOSトランジスタである。このN型トランジスタ120は、ゲート電極121と、ソース領域122と、ドレイン領域123とを備える。このN型トランジスタ120のソース領域122と強誘電体キャパシタ110の下部電極113とが、コンタクト114によって接続される。なお、N型トランジスタ120は、特許請求の範囲に記載のトランジスタの一例である。
[0027]
 コンタクト114は、一例として、穴底にバリアメタルとしてチタン(Ti)/窒化チタン(TiN)の積層構造を有し、内部に導電体としてタングステン(W)が埋め込まれた構造を想定する。ただし、この構造は一例であり、N型トランジスタ120と電気的にオーミックな材料で接続されていれば他の材料を用いても構わない。
[0028]
 [仕事関数]
 図2は、本技術の第1の実施の形態における上部電極112および下部電極113として想定される材料に対応する仕事関数の一例を示す図である。
[0029]
 上述のように、上部電極112および下部電極113は、仕事関数が互いに異なる材料からなり、さらに、仕事関数X1<仕事関数X2となる材料を選択することが必要条件である。同図の対応表に基づいて、上部電極112および下部電極113の材料を選択することにより、この必要条件を満たすことができる。例えば、上部電極112としてTiAlを選択し、下部電極113としてTiNを選択することによって、必要条件を満たすことができる。
[0030]
 この例では上部電極112および下部電極113はそれぞれ単層膜であることを想定したが、仕事関数X1<仕事関数X2を満たしていればTiN/TiAlや、TiN/TaN/TiAlのように、積層構造となっていても構わない。
[0031]
 なお、上述した仕事関数の値は代表例として示したものであり、例えば、不純物原子のドープ量や成膜方法によっても変化し得るものである。
[0032]
 [電圧電荷曲線]
 図3は、本技術の第1の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
[0033]
 この強誘電体メモリの電圧電荷曲線は、縦軸が強誘電体キャパシタ110に蓄えられている電荷Qを示し、横軸がプレート電圧VPLとビット電圧VBLとの間の電圧Vを示している。したがって、この曲線の傾き(Q/V)が強誘電体キャパシタ110の静電容量Cを示すことになる。
[0034]
 この実施の形態においては、上部電極112の仕事関数を下部電極113の仕事関数よりも小さくすることにより、強誘電体膜111に内部電界が発生する。これにより、通常の電圧電荷曲線(ヒステリシスカーブ)よりも、電圧方向において仕事関数差ΔX(=X2-X1)分だけ負の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「+V-ΔX」となり、ΔX分だけ電圧が下がる。一方、最小電圧は「-V-ΔX」となり、やはりΔX分だけ電圧が下がる。
[0035]
 すなわち、この実施の形態においては、電圧電荷曲線を電圧方向にΔXだけ負の方向にシフトすることにより、下部電極113を基準とした上部電極112の電圧の最大電圧を低減する。
[0036]
 [強誘電体メモリの等価回路]
 図4は、本技術の第1の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[0037]
 この強誘電体メモリは、強誘電体キャパシタ110およびN型トランジスタ120からなるメモリ素子のメモリアレイ構造を有する。各メモリ素子に対して、駆動制御部190からプレート線131、ワード線132およびビット線133が配線される。また、上述のように、N型トランジスタ120のソース領域122と強誘電体キャパシタ110の下部電極113とが、コンタクト114によって接続される。
[0038]
 ワード線132は、N型トランジスタ120のゲート電極121と接続されている。ビット線133は、N型トランジスタ120のドレイン領域123と接続されている。さらに、プレート線131は、上部電極112に接続されている。
[0039]
 また、ビット線133の出力にはセンスアンプ140が接続され、読出し時の電圧変動を吸収するようにセンスアンプ140がビット線133の電位を増幅するようになっている。
[0040]
 [強誘電体メモリの駆動制御]
 図5は、本技術の第1の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[0041]
 まず、選択するビットのワード線132をH(High)状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0042]
 次に、プレート線131をH状態にするとともに、ビット線133をL(Low)状態にする。この際、プレート線131とビット線133との間の電圧Vprgが「+V-ΔX」となるよう強誘電体キャパシタ110に電圧を印加する(V強誘電)。また、その際のパルス幅をT1とする。
[0043]
 これにより、強誘電体キャパシタ110には最大電圧(+V-ΔX)が印加されるため、瞬時に書込みが可能である。すなわち、書込みに要する電圧は、従前の電圧VよりもΔX分だけ低電圧化させることができる。これは、電圧電荷曲線を電圧方向にΔXだけ負の方向にシフトさせたことによるものである。
[0044]
 図6は、本技術の第1の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[0045]
 まず、選択するビットのワード線132をH状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0046]
 次に、プレート線131をL状態にするとともに、ビット線133をH状態にする。その際、プレート線131とビット線133との間の電圧Versの絶対値が従前の電圧V程度となるように、電圧を印加する。
[0047]
 また、パルス幅T2は、上述の書込み時よりも長いパルスとなるように、T2>T1となる期間パルスを印加する。この場合、強誘電体膜111には、最小電圧の絶対値「V+ΔX」よりも小さい電圧しか印加されないが、印加されるパルス幅が長いため、消去することが可能である。
[0048]
 すなわち、電圧電荷曲線を電圧方向にΔXだけ負の方向にシフトさせたことによって、消去のために本来必要な最大電圧の絶対値が増加するように見えるが、電圧を上げる代わりにパルス幅を長くする。これにより、消去時の電圧を増加させることなく、書込みに要する電圧を低減することができる。
[0049]
 なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
[0050]
 図7は、本技術の第1の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[0051]
 まず、ビット線133の電圧が0Vとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線131とビット線133との間の電圧Vprgが「+V-ΔX」となるように電圧を印加する。
[0052]
 ここで、強誘電体の状態が負の残留分極であった場合は、最大電圧(+V-ΔX)よりも高い電圧が加わるため、元の状態が破壊されて大きな電流が流れ、ビット線133の電位が変化する。さらに電位の変動量に対して、センスアンプ140をオン状態にすることにより、ビット線133の電位を増幅する。増幅された電圧は、上述の消去駆動制御と同様の電圧Vおよびパルス幅T2よりも大きく設定する。これにより、再び消去されて、元の負の残留分極を有する状態に戻る。
[0053]
 一方、強誘電体の状態が正の残留分極であった場合は、電位の変化は生じない。
[0054]
 図8は、本技術の第1の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。
[0055]
 上述の例においては残留分極が負の場合には読出し時に再消去することを想定していたが、この例に示すように、再消去を行わなくてもよい。この例においては、元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
[0056]
 このように、本技術の第1の実施の形態では、上部電極112および下部電極113の材料の仕事関数が互いに異なるように選択することにより、電圧電荷曲線を負電圧の方向にシフトさせる。これにより、書込み時および読出し時に要する上部電極112および下部電極113の間の電圧を低電圧化させることができる。
[0057]
 また、書込み時と読出し時の低電圧化が可能なため、メモリとしての信頼性を向上させることができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時の消費電力を低減することができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時に必要な周辺回路のトランジスタのサイズを縮小することができる。
[0058]
 <2.第2の実施の形態>
 [強誘電体メモリの素子構造]
 図9は、本技術の第2の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
[0059]
 上述の第1の実施の形態ではN型トランジスタ120と強誘電体キャパシタ110の下部電極113とを接続していたが、この第2の実施の形態ではN型トランジスタ120のソース領域122と強誘電体キャパシタ110の上部電極112とを接続している。これ以外の構造は上述の第1の実施の形態と同様である。
[0060]
 この第2の実施の形態の構造においては、上部電極112と下部電極113との間に印加される電圧の極性が上述の第1の実施の形態とは逆になる。したがって、上部電極112の仕事関数X1と、下部電極113の仕事関数X2との関係は、
  X1>X2
となるように選択される。
[0061]
 上述のように、半導体製造ラインにおいては、下層から順に各材料が形成されていく。そのため、上述の電気陰性度の観点から上部電極112の材料の選択肢が限られるおそれがある。そのような場合、上部電極112および下部電極113の材料の仕事関数に応じて、コンタクト114によるN型トランジスタ120との接続を変更することによって、必要条件としての仕事関数の大小関係を逆にすることができる。
[0062]
 このように、本技術の第2の実施の形態によれば、N型トランジスタ120と強誘電体キャパシタ110の上部電極112とを接続することにより、上部電極112および下部電極113の材料の仕事関数の必要条件を柔軟に満たすことができる。
[0063]
 <3.第3の実施の形態>
 上述の第1および第2の実施の形態では、電圧電荷曲線を負の方向に移動した例を示したが、以下に説明するように正の方向に移動してもよい。この場合、上部電極112の仕事関数X1と、下部電極113の仕事関数X2の関係は、
  X1>X2
となるように選択される。
[0064]
 [電圧電荷曲線]
 図10は、本技術の第3の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
[0065]
 この第3の実施の形態においては、上部電極112の仕事関数を下部電極113の仕事関数よりも大きくすることにより、通常の電圧電荷曲線よりも、電圧方向において仕事関数差ΔX(=X1-X2)分だけ正の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「+V+ΔX」となり、ΔX分だけ電圧が上がる。一方、最小電圧は「-V+ΔX」となり、やはりΔX分だけ電圧が上がる。
[0066]
 [強誘電体メモリの駆動制御]
 図11は、本技術の第3の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[0067]
 まず、選択するビットのワード線132をH状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0068]
 次に、プレート線131をL状態にするとともに、ビット線133をH状態にする。この際、プレート線131とビット線133との間の電圧Vprgが「-V+ΔX」となるように電圧を印加する。したがって、強誘電体膜111には、電圧電荷曲線に示した最小電圧(-V+ΔX)が印加されるため、書込みが可能である。すなわち、電圧Vprgは従前の電圧VよりもΔX分だけ低電圧化することが可能である。これは、電圧電荷曲線を電圧方向にΔXだけ正の方向にシフトさせたことによるものである。
[0069]
 図12は、本技術の第3の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[0070]
 まず、選択するビットのワード線132をH状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0071]
 次に、ビット線133をL状態にするとともに、プレート線131をH状態にする。この際、プレート線131とビット線133との間の電圧Versの絶対値が、「V+ΔX」より小さい電圧となるように、電圧を印加する。また、パルス幅が書込み駆動制御の際よりも長くなるように、パルスを印加する。
[0072]
 このように設定することにより、電圧電荷曲線に示した電圧の絶対値「V+ΔX」よりも小さい電圧で消去することが可能である。
[0073]
 なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
[0074]
 図13は、本技術の第3の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[0075]
 まず、ビット線133の電圧が「+V-ΔX」となるようにプリチャージを行う。その際のプレート線131の電位は0Vとなっている。
[0076]
 ここで、強誘電体の状態が正の残留分極であった場合は、上述の電圧電荷曲線における最大電圧(+V+ΔX)よりも高い電圧が加わるため、元の状態が破壊され大きな電流が流れビット線133の電位が変化する。さらに電位の変動量に対して、センスアンプ140をオン状態にすることにより、ビット線133の電位を増幅して、0V付近まで電位を下げる。また、このタイミングで、プレート電圧に+V程度の電位を、消去時と同様のパルス幅で加える。以上により強誘電体膜111には消去時と同様の電位が加わるため、再び正の残留分極が得られる。
[0077]
 一方、強誘電体の状態が負の残留分極であった場合は、電位の変化が起きないため、一連の駆動後も負の残留分極が維持される。
[0078]
 なお、この第3の実施の形態では、残留分極が正の場合は読出し時に再消去したが、その際にはプレート線131の電位を上げなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
[0079]
 このように、本技術の第3の実施の形態によれば、電圧電荷曲線を正電圧の方向にシフトさせた場合においても、書込み時および読出し時に要する上部電極112および下部電極113の間の電圧を低電圧化させることができる。
[0080]
 <4.第4の実施の形態>
 [強誘電体メモリの等価回路]
 図14は、本技術の第4の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[0081]
 上述の第3の実施の形態ではセンスアンプ140がビット線133に接続されていたが、この第4の実施の形態ではセンスアンプ140がプレート線131に接続されている。これ以外の接続については、上述の第3の実施の形態の場合と同様である。センスアンプ140をプレート線131に接続することにより、読出し時のプレート線131の電位変動に対して、センスアンプ140が増幅を行う。
[0082]
 [強誘電体メモリの駆動制御]
 図15は、本技術の第4の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[0083]
 まず、選択するビットのワード線132をH状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0084]
 次に、プレート線131をL状態にする。その際、プレート線131とビット線133との間の電圧Vprgが「-V+ΔX」となるように、ビット線133に電圧を印加する。したがって、強誘電体膜111には、第3の実施の形態と同様に、電圧電荷曲線の最小電圧(-V+ΔX)が印加されるため、書込みが可能である。すなわち、書込みに要する電圧Vprgは、従前の電圧VよりもΔX分だけ低電圧化されることができる。これは、第3の実施の形態と同様に、電圧電荷曲線を電圧方向にΔXだけ正の方向にシフトさせたことによるものである。
[0085]
 図16は、本技術の第4の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[0086]
 まず、選択するビットのワード線132をH状態にする。これにより、N型トランジスタ120がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0087]
 次に、ビット線133をL状態にするとともに、プレート線131をH状態にする。その際、プレート線とビット線間の電圧Versの絶対値は、通常の電圧V程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
[0088]
 このように設定することにより、第3の実施の形態と同様に、電圧電荷曲線に示した電圧の絶対値「V+ΔX」よりも小さい電圧で消去することが可能である。
[0089]
 なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
[0090]
 図17は、本技術の第4の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[0091]
 まず、プレート線131の電圧が0Vとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線131とビット線133との間の電圧Vprgが「+V-ΔX」となるように電圧を印加する。
[0092]
 ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、プレート線131の電位が変化する。さらに電位の変動量に対して、センスアンプ140をオン状態にすることにより、プレート線131の電位を増幅させる。増幅された電圧は、消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の負の残留分極を有する状態に戻る。
[0093]
 一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
[0094]
 なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
[0095]
 このように、本技術の第4の実施の形態によれば、第3の実施の形態においてセンスアンプ140をプレート線131に接続した構成においても、書込み時および読出し時に要する上部電極112および下部電極113の間の電圧を低電圧化させることができる。
[0096]
 <5.第5の実施の形態>
 [強誘電体メモリの等価回路]
 図18は、本技術の第5の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
[0097]
 上述の第3の実施の形態ではメモリセル選択のためのトランジスタとしてN型トランジスタ120を用いていたが、この第5の実施の形態ではP型トランジスタ150が用いられている。これ以外の構成については、上述の第3の実施の形態の場合と同様である。P型トランジスタ150を用いた場合においても、以下のように駆動制御を行うことにより、上述の第3の実施の形態の場合の効果を得ることができる。なお、P型トランジスタ150は、特許請求の範囲に記載のトランジスタの一例である。
[0098]
 [強誘電体メモリの駆動制御]
 図19は、本技術の第5の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
[0099]
 まず、選択するビットのワード線132をL状態にする。これにより、P型トランジスタ150がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0100]
 次に、ビット線133をH状態にするとともに、プレート線131をL状態にする。その際、プレート線とビット線間の電圧Vprgが「-V+ΔX」となるように電圧を印加する。したがって、強誘電体膜111に第3の実施の形態と同様に、電圧電荷曲線の最大電圧が印加されるため、書込みが可能である。すなわち、電圧Vprgは従前の電圧VよりもΔX分だけ低電圧化されることができる。これは、第3の実施の形態と同様に、電圧電荷曲線を電圧方向にΔXだけ正の方向にシフトさせたことによるものである。
[0101]
 図20は、本技術の第5の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
[0102]
 まず、選択するビットのワード線132をL状態にする。これにより、P型トランジスタ150がオン状態となり、ビット線133の電圧が下部電極113に印加されるようになる。
[0103]
 次に、ビット線133をL状態にするとともに、プレート線131をH状態にする。その際、プレート線131とビット線133との間の電圧Versの絶対値は、通常の電圧V程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
[0104]
 このように設定することにより、第3の実施の形態と同様に、電圧電荷曲線に示した最小電圧の絶対値「V+ΔX」よりも小さい電圧によって消去することが可能である。
[0105]
 なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
[0106]
 図21は、本技術の第5の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
[0107]
 まず、プレート線131の電圧がVdとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線131とビット線133との間の電圧Vprgが「+V-ΔX」となるように電圧を印加する。
[0108]
 ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、ビット線133の電位が変化する。さらに電位の変動量に対して、センスアンプ140をオン状態にすることにより、ビット線133の電位を増幅させる。消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の正の残留分極を有する状態に戻る。
[0109]
 一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
[0110]
 なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
[0111]
 このように、本技術の第5の実施の形態によれば、第3の実施の形態のN型トランジスタ120をP型トランジスタ150に置換した場合においても、書込み時および読出し時に要する上部電極112および下部電極113の間の電圧を低電圧化させることができる。
[0112]
 なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
[0113]
 なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
[0114]
 なお、本技術は以下のような構成もとることができる。
(1)強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
 前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
 書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
を具備する強誘電体メモリ。
(2)前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
前記(1)に記載の強誘電体メモリ。
(3)前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
前記(1)または(2)に記載の強誘電体メモリ。
(4)前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
前記(1)から(3)のいずれかに記載の強誘電体メモリ。
(5)前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
前記(1)から(4)のいずれかに記載の強誘電体メモリ。
(6)前記トランジスタは、N型トランジスタであり、
 前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
前記(1)から(5)のいずれかに記載の強誘電体メモリ。
(7)前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する前記(6)に記載の強誘電体メモリ。
(8)前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
前記(7)に記載の強誘電体メモリ。
(9)前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
前記(7)に記載の強誘電体メモリ。
(10)前記トランジスタは、P型トランジスタであり、
 前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
前記(1)から(9)のいずれかに記載の強誘電体メモリ。
(11)前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する前記(1)から(10)のいずれかに記載の強誘電体メモリ。
(12)前記強誘電体膜は、金属原子の電気陰性度が1.7より小さい材料を有する
前記(1)から(11)のいずれかに記載の強誘電体メモリ。
(13)前記強誘電体膜は、ハフニウム酸化膜を有する
前記(1)から(12)のいずれかに記載の強誘電体メモリ。
(14)ハフニウム酸化膜を有する強誘電体膜と、
 前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
 前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
を具備する強誘電体メモリ素子。

符号の説明

[0115]
 110 強誘電体キャパシタ
 111 強誘電体膜
 112 上部電極
 113 下部電極
 114 コンタクト
 120 N型トランジスタ
 121 ゲート電極
 122 ソース領域
 123 ドレイン領域
 131 プレート線
 132 ワード線
 133 ビット線
 140 センスアンプ
 150 P型トランジスタ
 190 駆動制御部

請求の範囲

[請求項1]
 強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
 前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
 書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
を具備する強誘電体メモリ。
[請求項2]
 前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
請求項1記載の強誘電体メモリ。
[請求項3]
 前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
請求項1記載の強誘電体メモリ。
[請求項4]
 前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
請求項1記載の強誘電体メモリ。
[請求項5]
 前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
請求項1記載の強誘電体メモリ。
[請求項6]
 前記トランジスタは、N型トランジスタであり、
 前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
請求項1記載の強誘電体メモリ。
[請求項7]
 前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する請求項6記載の強誘電体メモリ。
[請求項8]
 前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
請求項7記載の強誘電体メモリ。
[請求項9]
 前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
請求項7記載の強誘電体メモリ。
[請求項10]
 前記トランジスタは、P型トランジスタであり、
 前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
請求項1記載の強誘電体メモリ。
[請求項11]
 前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する請求項1記載の強誘電体メモリ。
[請求項12]
 前記強誘電体膜は、金属原子の電気陰性度が1.7より小さい材料を有する
請求項1記載の強誘電体メモリ。
[請求項13]
 前記強誘電体膜は、ハフニウム酸化膜を有する
請求項1記載の強誘電体メモリ。
[請求項14]
 ハフニウム酸化膜を有する強誘電体膜と、
 前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
 前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
を具備する強誘電体メモリ素子。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]